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[转贴] FPGA中latency与delay概念的区别

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发表于 2018-5-18 11:15:12 | 显示全部楼层 |阅读模式

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latency:

  • 输入数据与该数据经过处理后的结果输出之间的延时,是时钟延迟
  • 一般以时钟为单位,指的是相对于某个时钟起始位置的1个或多个时钟后数据才有效
  • 决定信号处理的响应速度

delay:

  • 时序器件之间的逻辑延时,主要指器件延时、布线延时
  • 是绝对的时间,指的是相对于时钟边沿的某个时间后数据才有效
  • 决定电路的时钟频率,即运行频率

举个简单的例子:

数据din经过一个与门and、一个三态门tri,到达触发器d的输入端d,d在时钟clk的作用下,输出q。

那么din到d之间的时间就是delay,决定了电路的运行频率,即clk的大小,delay越小,clk可以取得越高;反之,delay越大,clk就会受限制。

q与d之间的时间就是latency,此处是一个clk周期的时间。

转帖https://www.cnblogs.com/youngforever/p/3141216.html

PS:和我自己的理解差不多,希望大佬们指正

发表于 2018-5-30 10:22:29 | 显示全部楼层
exactly!
发表于 2018-5-31 16:21:33 | 显示全部楼层
66666
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