在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2527|回复: 6

[求助] 求助帖:半带fir滤波器

[复制链接]
发表于 2018-5-3 18:58:18 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
有大神用verilog设计过半带fir抽取滤波器吗?小白求问设计思路
发表于 2018-5-4 08:47:24 | 显示全部楼层
fir滤波器会吗?
发表于 2018-5-5 10:31:05 | 显示全部楼层
按照设计FIR的思路去做就行,不过截至频率一般在fs/4左右,通带看信号要求,matlab生成系数,然后量化为定点系数,导入到 FIR IP里就行
 楼主| 发表于 2018-5-7 10:53:01 | 显示全部楼层
回复 2# superhorsemmc


   fir不会呀
 楼主| 发表于 2018-5-7 10:54:04 | 显示全部楼层
回复 3# zhou19891227


   fir不会做,而且如果要自己写不调用IP核怎么做
发表于 2018-5-7 14:20:41 | 显示全部楼层
回复 5# xumt


   使用matlab 的fdatool工具生成滤波器系数,包括阶数,衰减,截止带,通带,等,将生成的系数导出来,在matlab中转成定点,至于在FPGA中是不是自己写,感觉不重要,调IP核更方便些,自己写也要区分是不是流水结构,总之就是信号跟这些系数的乘加运算
 楼主| 发表于 2018-5-8 08:46:47 | 显示全部楼层
回复 6# zhou19891227


   谢谢
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 10:07 , Processed in 0.024641 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表