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[求助] xilinx planahead 绕线约束问题 (求高手帮助)

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发表于 2018-5-2 14:37:38 | 显示全部楼层 |阅读模式

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我已经设计完一个电路,但是希望能将第一次绕线结果保留并且固定住。

在之后我若是有加入新电路,最后进行绕线时,不会更改到上次绕线的结果。

请问是否有相关的语法,查询很多资料都没找到,谢谢。
发表于 2018-5-3 08:51:11 | 显示全部楼层
可试试增量编译:
http://www.eetop.cn/blog/html/01/7901-46470.html
发表于 2018-5-8 15:08:56 | 显示全部楼层
相应的布线资源固定
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