asic中Verilog怎样对reg变量赋初值？

839219928 · 发表于 2018-4-26 16:16:40

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verilog 代码如下

module reg_4(clk,num_in,num_out);
input clk;
input signed [4:0] num_in;
output reg signed [4:0] num_out;
reg signed [4:0] delay=0;
always @(posedge clk)
begin
delay=num_in;
end
always @(negedge clk)
begin
num_out=delay;
end
endmodule

复制代码

可是综合出来不太对

module reg_4(clk, num_in, num_out);
input clk;
input [4:0] num_in;
output [4:0] num_out;
wire clk;
wire [4:0] num_in;
wire [4:0] num_out;
wire [4:0] delay;
wire UNCONNECTED;
assign num_out[1] = 1'b0;
assign num_out[2] = 1'b0;
assign num_out[3] = 1'b0;
assign num_out[4] = 1'b0;
DFFNSRXL \num_out_reg[0] (.RN (1'b1), .SN (1'b1), .CKN (clk), .D
(delay[0]), .Q (num_out[0]), .QN (UNCONNECTED));
DFFQX1 \delay_reg[0] (.CK (clk), .D (num_in[0]), .Q (delay[0]));
endmodule

复制代码

everhappy · 发表于 2018-4-26 17:06:46

ASIC需要通过RESET赋值，或者直接接VCC或GND

839219928 · 发表于 2018-4-26 22:44:11

回复 2# everhappy
请问具体怎么实现，用代码吗，新手不太懂

gaurson · 发表于 2018-4-27 15:47:53

可以先好好看看书，如果你这个代码是从书上看来的，那你可以把这本书扔掉了，绝对误人子弟，找一本能好好讲解描述语言的书。

yuanpin318 · 发表于 2018-4-28 08:45:08

asic中，register多数有一个reset的input port.

839219928 · 发表于 2018-4-28 23:37:07

回复 4# gaurson
这个代码是我自己写的....我是想起到一个对信号的延迟效果，这个代码就是延续我以前玩fpga时的写法...不知大哥能不能告诉我这个代码哪里不好呢

gaurson · 发表于 2018-4-29 16:44:16

回复 6# 839219928

楼上的几位都给你指出来了，需要有一个复位的分支来对reg进行初始化。一般正规的时序逻辑块代码如下：
always@(negedge reset or posedge clk)
if(reset == 0)
...
else
...
——差不多是这样，你可以找些书进行确认。

yuanpin318 · 发表于 2018-4-30 14:07:40

1. 异步复位
always @(posedge clk or negedge rst_n)
   if (!rst_n)
      reg <= 0;
   else
      reg <= d;

2. 同步复位
always @（posedge clk)
   if (!rst_n) reg <= 0;
   else reg <= d;

总之，要有一个rst_n

Holtek12 · 发表于 2018-5-18 23:03:40

若是用在 testbench, 可以在宣告 reg 時, 直接賦予初值.

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