在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3704|回复: 10

[求助] 怎样在fpga上搭建分辨率在50ps以内的延时链呢

[复制链接]
发表于 2018-4-10 20:43:41 | 显示全部楼层 |阅读模式
10资产
本帖最后由 xiaozh 于 2018-4-10 20:45 编辑

项目的要求是延时单元的分辨率在50ps以内,但是可用的单元如lcell延时一个多纳秒,该用怎样的方式解决呢?

发表于 2018-4-12 12:24:07 | 显示全部楼层
Can you please post the solution. This looks interesting.
发表于 2018-4-16 22:44:35 | 显示全部楼层
这个跟器件有关系把
发表于 2018-4-17 08:52:32 | 显示全部楼层
xilinx的有IOdelay,自己看一下手册!
发表于 2018-4-17 08:53:02 | 显示全部楼层
回复 3# shiyinjita


    吉他哥,好久不见了!
发表于 2018-4-17 15:01:51 | 显示全部楼层
你可以使用carry4进行延时,一个carry4的延时大概100ps,你也可以使用IOdelay。
发表于 2018-4-18 07:41:42 | 显示全部楼层
回复 5# 574920045

,已经一年基本上没有上论坛了,才抽出时间来
发表于 2018-4-18 19:25:48 | 显示全部楼层
貌似fpga搞不定把,我记得CYCLONE 5最小可调延时就到30多ps了,并且这个可调延时单元不可靠,随温度变化很大,一般设计都不会使用。
发表于 2018-4-20 17:29:55 | 显示全部楼层
xilinx有专门的延时单元,altera没找到有类似的功能,直接用cell做受器件型号、温度、走线影响很大,单个cell几十ps到上百ps都有可能
发表于 2018-4-21 08:15:26 | 显示全部楼层
回复 1# xiaozh
如果延迟链条数不多可以用xilinx的iodelay,他家好像用200M参考频率生成的延迟,你可以通过调节参考频率修改iodelay的值。不过,要经过io。
muxcy单元也可以利用,每个muxcy肯定小于50ps,但是routing引入的变化太大。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 17:53 , Processed in 0.028659 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表