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查看: 3491|回复: 8

[求助] 初学verilog,写多个自减怎么写,有点问题不明白

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发表于 2018-4-2 19:00:38 | 显示全部楼层 |阅读模式

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如下图所示,我的想法是输入为010的时候,输出q=q010,输出为011的时候,输出q=q011,输入000--111都是类似的思想,case语句中已经把000--111的所有情况都写了,现在存在一个问题是q011和q010的仿真结果都是对的,但是q的值一直显示未知。感觉就是q的赋值语句不对,求解释呀,想了很久没想明白 QQ截图20180402185306.png
发表于 2018-4-3 18:32:45 | 显示全部楼层
case加一个default分支,然后设置一个q的初始值即可。
发表于 2018-4-3 20:19:30 | 显示全部楼层
楼上解答了你的问题,另外提几个建议:组合语句用always @(*)就行了,不用列举所有信号;对于初学者,最好把变量分开写always块,一个always块一个变量就行,这对于debug非常有帮助;注意代码风格,阻塞赋值和非阻塞赋值别乱用;
发表于 2018-4-4 08:55:57 | 显示全部楼层
always + reg阻塞赋值描述组合逻辑
 楼主| 发表于 2018-4-16 21:37:46 | 显示全部楼层
QQ截图20180416213507.png QQ截图20180416213524.png 回复 2# gaurson

现在添了default和q的初值,好像还是不行呀,是不是q的初值不应该在这里添加,能说一下在哪儿添么
 楼主| 发表于 2018-4-16 21:39:01 | 显示全部楼层
回复 3# CKlover


   谢谢你的建议
发表于 2018-4-17 15:08:35 | 显示全部楼层
是在default分支里面,写上"q=0"。当然了,楼上其他几位建议你的组合逻辑的最佳描述方式才是你应该掌握的。
发表于 2018-4-25 17:06:29 | 显示全部楼层
回复 1# 莎琳


   a <= a -1;
发表于 2018-4-26 10:49:05 | 显示全部楼层
1. default, 赋初值
2.组合逻辑,慎用非阻塞赋值
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