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[求助] xilinx DDR2 MIG IP核使用问题,初始化信号不能正常拉高

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发表于 2018-3-16 14:54:27 | 显示全部楼层 |阅读模式

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问题:DDR2 MIG IP核,自己仿真时,初始化信号phy_init_done不能正常拉高,一直为低电平

条件:ISE14.1 MIG版本3.6.1  配置时选择的是单端时钟,频率200MHz,使用官方的仿真文件可以仿真。
仿真思想:首先不进行任何读写操作,只给系统时钟sys_clk、DDR时钟idly_clk_200和系统复位信号sys_rst_n信号,当phy_init_done拉高即初始化完成后在进行读写操作。结果仿真时,初始化信号phy_init_done信号始终不能拉高。
自己将MIG核生成的user design目录中的rtl文件夹下的verilog文件都添加到工程中,然后利用ISE生成了一个testbench,testbench中的操作如下(端口声明哪些都是生成的,就不贴出来了):
`timescale 1ns / 1ps
    initial begin
        // Initialize Inputs
        sys_clk = 0;
        idly_clk_200 = 0;
        sys_rst_n = 0;
        app_wdf_wren = 0;
        app_af_wren = 0;
        app_af_addr = 0;
        app_af_cmd = 0;
        app_wdf_data = 0;
        app_wdf_mask_data = 0;
        #1000 sys_rst_n = 1;

        // Wait 100 ns for global reset to finish
        #100;
        
        // Add stimulus here

    end
   
always #5 sys_clk = ~sys_clk;
always #2.5 idly_clk_200 = ~idly_clk_200;
发表于 2018-3-17 22:05:07 | 显示全部楼层
看看它的example工程里的tb是如何搭建仿真环境的,特别是timescale精度等
发表于 2018-3-19 10:56:15 | 显示全部楼层
是不是tb 例化的 时候   calibration  的参数设置成full了, 这样得仿真很久才会init done。

生成自带的tb, 这个参数一应该设置成了 fast,  所以很快就能init done
 楼主| 发表于 2018-3-19 14:25:18 | 显示全部楼层
回复 3# y23angchen


我干了一件很2的事情,就是没有把DDR2的模型放进去,这样肯定不能初始化成功,这个我也是后来才知道的。
不过现在综合过了,translate过了,map的出现一个错误   
LIT:600 - IOBUFDS symbol "u_ddr2/u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dqs[0].u_iob_dqs/gen_dqs_iob_ddr2.u_iobuf_dqs" (output signal=u_ddr2/u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dqs[0].u_iob_d qs/dqs_ibuf) does not have IOSTANDARD specified. Map is unable to generate a default IOSTANDARD for IOBUFDS, one has to be explicitly provided.dqs_ibuf

好像是说差分引脚的问题,我分配引脚直接是对着官方的UC文件分的
 楼主| 发表于 2018-3-19 16:19:06 | 显示全部楼层
回复 2# glace12123

例化的时候,只例化了控制器,没有添加ddr2的模型,所以导致了这个问题
发表于 2018-3-23 19:23:09 | 显示全部楼层
回复 5# mysoul


   控制器是哪个文件?楼主,我最近也在搞这个,也出现这个问题
 楼主| 发表于 2018-3-26 14:17:02 | 显示全部楼层
回复 6# 江东小霸王


    在sim文件夹下的,需要添加ddr模型还有dqs delay之类的,你可以看看官方的sim_tb文件,就知道怎么仿真了,MIG的IP核只是一个内存控制器,初始化信号是由内存(DDR模块)返还给控制器的
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