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[求助] 动态逻辑和静态逻辑在电路中的混合使用

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发表于 2018-3-8 10:37:58 | 显示全部楼层 |阅读模式

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本帖最后由 seu_xjm 于 2018-3-8 10:42 编辑

现在有一个电路的门级网表,想把其中所有的异或门换成动态的异或门动态异或门工作原理:低电平充电,高电平计算

遇到的问题:如果两个动态门中间出现了一些静态逻辑,可能造成电路功能出错,类似于动态逻辑门级联时的问题,后一个动态逻辑门的电提前释放完
该怎么解决这种问题
发表于 2018-3-9 16:20:12 | 显示全部楼层
可否在动态逻辑门输出部分加keeper电路,用于电荷保持?
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