GCLK不够用怎么办

glace12123 · 发表于 2018-3-15 20:54:53

谁告诉你每个网口都要接入GCLK？你在网口组、解帧的接口部分都用各自的BUFR，数据流在内部都用一个高速的GCLK统一起来。。。。

raojp · 发表于 2018-6-19 09:27:57

回复 11# glace12123

高端器件Virtex5，6，以及7系列FPGA是有BUFR资源的，这里说的是Spartan6这类低端器件，是没有BUFR资源的。问题的难点在这里。

谁枫而飘 · 发表于 2018-6-19 17:14:57

spartan 好像有时钟BUFH时钟BUFFER

raojp · 发表于 2018-6-20 14:53:15

回复 13# 谁枫而飘

谢谢提醒，一会儿试试.

raojp · 发表于 2018-6-21 09:53:51

回复 13# 谁枫而飘

谢谢谁枫而飘，用BUGH果然奏效，现在所有MII接口的逻辑clk skew在10ps上下。
建议大家以后一定要参考Xilinx最新文档，在2009年v1.0版本的UG382中没有关于BUFH的描述，到2010年V1.4中才加入BUFH。
再就是有问题多在EETOP上问问，高手还是不少的:-)，再次感谢谁枫而飘！

Net "mac7_rxc_bufg":
0.479ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.mem/gbm.gbmg.gbmga.ngecc.bmg/gnativebmg.native_blk_mem_gen/valid.cstr/ramloop[0].ram.r/s6_noinit.ram/SDP.WIDE_PRIM9.ram.CLKAWRCLK", site.pin "RAMB8_X2Y7.CLKAWRCLK"
0.470ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_frame_buf/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cstr/ramloop[0].ram.r/s6_noinit.ram/SDP.SIMPLE_PRIM18.ram.CLKA", site.pin "RAMB16_X2Y4.CLKA"
0.472ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_frame_buf/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cstr/ramloop[1].ram.r/s6_noinit.ram/SDP.SIMPLE_PRIM18.ram.CLKA", site.pin "RAMB16_X2Y2.CLKA"
0.479ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/temp_addr_rec_pack<3>.CLK", site.pin "SLICE_X34Y3.CLK"
0.477ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/temp_addr_rec_pack<7>.CLK", site.pin "SLICE_X34Y4.CLK"
0.474ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/temp_addr_rec_pack<11>.CLK", site.pin "SLICE_X34Y5.CLK"
0.471ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/temp_addr_rec_pack<12>.CLK", site.pin "SLICE_X34Y6.CLK"
0.479ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/rec_count_nibble<3>.CLK", site.pin "SLICE_X46Y2.CLK"
0.477ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/rec_count_nibble<7>.CLK", site.pin "SLICE_X46Y3.CLK"
0.475ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/rec_count_nibble<11>.CLK", site.pin "SLICE_X46Y4.CLK"
0.476ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/frame_len_byte<3>.CLK", site.pin "SLICE_X40Y4.CLK"
0.473ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/frame_len_byte<7>.CLK", site.pin "SLICE_X40Y5.CLK"
0.471ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/frame_len_byte<10>.CLK", site.pin "SLICE_X40Y6.CLK"
1.119ns - comp.pin "inst_encap_fiber_port7/mac_rxdv_1d.CLK0", site.pin "ILOGIC_X20Y3.CLK0"
1.119ns - comp.pin "inst_encap_fiber_port7/mac_rxerr_1d.CLK0", site.pin "ILOGIC_X19Y0.CLK0"
1.120ns - comp.pin "inst_encap_fiber_port7/mac_rxd_1d<0>.CLK0", site.pin "ILOGIC_X20Y0.CLK0"
1.118ns - comp.pin "inst_encap_fiber_port7/mac_rxd_1d<1>.CLK0", site.pin "ILOGIC_X25Y3.CLK0"
1.119ns - comp.pin "inst_encap_fiber_port7/mac_rxd_1d<2>.CLK0", site.pin "ILOGIC_X19Y3.CLK0"
1.118ns - comp.pin "inst_encap_fiber_port7/mac_rxd_1d<3>.CLK0", site.pin "ILOGIC_X25Y2.CLK0"
driver - comp.pin "inst_bufg_mac7.O", site.pin "BUFH_X3Y5.O"
0.482ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/rx_error.CLK", site.pin "SLICE_X34Y1.CLK"
0.480ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/addr_rec_pack_last<10>.CLK", site.pin "SLICE_X34Y2.CLK"
0.482ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/drop_flag.CLK", site.pin "SLICE_X35Y1.CLK"
0.479ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/addr_rec_pack_last<6>.CLK", site.pin "SLICE_X35Y3.CLK"
0.474ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/addr_rec_pack_last<4>.CLK", site.pin "SLICE_X35Y5.CLK"
0.478ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/rxd_r<3>.CLK", site.pin "SLICE_X36Y3.CLK"
0.473ns - comp.pin "inst_encap_fiber_port7/mac_rxerr_2d.CLK", site.pin "SLICE_X36Y5.CLK"
0.480ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/preamble_cntr<1>.CLK", site.pin "SLICE_X37Y2.CLK"
0.478ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/preamble_cntr<3>.CLK", site.pin "SLICE_X37Y3.CLK"
0.476ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/status_FSM_FFd2.CLK", site.pin "SLICE_X37Y4.CLK"
0.473ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/addr_rec_pack_last<12>.CLK", site.pin "SLICE_X37Y5.CLK"
0.468ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/rx_enable.CLK", site.pin "SLICE_X37Y8.CLK"
0.473ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/addr_rec_pack<12>.CLK", site.pin "SLICE_X38Y5.CLK"
0.477ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/status_FSM_FFd3.CLK", site.pin "SLICE_X39Y3.CLK"
0.475ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/frame_len_byte<1>.CLK", site.pin "SLICE_X39Y4.CLK"
0.473ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/addr_rec_pack<11>.CLK", site.pin "SLICE_X39Y5.CLK"
0.479ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/rx_en_sync<1>.CLK", site.pin "SLICE_X39Y14.CLK"
0.480ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/vld_pkt_recvd.CLK", site.pin "SLICE_X40Y2.CLK"
0.468ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/frame_info_in<19>.CLK", site.pin "SLICE_X40Y8.CLK"
0.470ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/frame_info_in<15>.CLK", site.pin "SLICE_X40Y9.CLK"
0.478ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/err_code_int<2>.CLK", site.pin "SLICE_X41Y3.CLK"
0.476ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/data_rec_pack<3>.CLK", site.pin "SLICE_X41Y4.CLK"
0.473ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/addr_rec_pack<3>.CLK", site.pin "SLICE_X41Y5.CLK"
0.471ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/frame_len_byte_nocrc<9>.CLK", site.pin "SLICE_X41Y6.CLK"
0.468ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/frame_info_in<11>.CLK", site.pin "SLICE_X41Y7.CLK"
0.468ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/frame_info_in<3>.CLK", site.pin "SLICE_X41Y8.CLK"
0.470ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/frame_info_in<7>.CLK", site.pin "SLICE_X41Y9.CLK"
0.477ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/enable_crc.CLK", site.pin "SLICE_X42Y3.CLK"
0.472ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/data01.CLK", site.pin "SLICE_X42Y5.CLK"
0.477ns - comp.pin "inst_encap_fiber_port7/flag_recv_sfd.CLK", site.pin "SLICE_X42Y13.CLK"
0.477ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[1].rd_stg_inst/D<7>.CLK", site.pin "SLICE_X43Y3.CLK"
0.475ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/crc_init_en.CLK", site.pin "SLICE_X43Y4.CLK"
0.472ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/crc_ok.CLK", site.pin "SLICE_X43Y5.CLK"
0.469ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/frame_len_byte_nocrc<7>.CLK", site.pin "SLICE_X43Y6.CLK"
0.467ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/frame_info_in<23>.CLK", site.pin "SLICE_X43Y7.CLK"
0.477ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/new_frame_flag_dly<3>.CLK", site.pin "SLICE_X43Y13.CLK"
0.478ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/new_frame_flag_dly<15>.CLK", site.pin "SLICE_X43Y14.CLK"
0.479ns - comp.pin "inst_encap_fiber_port7/mac_rxdv_2d.CLK", site.pin "SLICE_X44Y2.CLK"
0.477ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/txcrc/Crc<23>.CLK", site.pin "SLICE_X44Y3.CLK"
0.475ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/txcrc/Crc<31>.CLK", site.pin "SLICE_X44Y4.CLK"
0.477ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/txcrc/Crc<21>.CLK", site.pin "SLICE_X45Y3.CLK"
0.475ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/txcrc/Crc<25>.CLK", site.pin "SLICE_X45Y4.CLK"
0.472ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/frame_info_full.CLK", site.pin "SLICE_X45Y5.CLK"
0.469ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/new_pkt_pulse.CLK", site.pin "SLICE_X45Y6.CLK"
0.467ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/vld_pkt_recvd_1d.CLK", site.pin "SLICE_X45Y7.CLK"
0.466ns - comp.pin "inst_encap_fiber_port7/rx_int_pulse.CLK", site.pin "SLICE_X45Y8.CLK"
0.481ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.wr/wpntr/gic0.gc0.count<5>.CLK", site.pin "SLICE_X46Y0.CLK"
0.480ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/runt_frame_flag.CLK", site.pin "SLICE_X46Y1.CLK"
0.468ns - comp.pin "inst_encap_fiber_port7/recv_new_pkt.CLK", site.pin "SLICE_X46Y9.CLK"
0.480ns - comp.pin "inst_encap_fiber_port7/mac_rxd_2d<3>.CLK", site.pin "SLICE_X47Y1.CLK"
0.477ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/giant_frame_flag.CLK", site.pin "SLICE_X47Y3.CLK"
0.475ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/txcrc/Crc<16>.CLK", site.pin "SLICE_X47Y4.CLK"
0.472ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/txcrc/Crc<7>.CLK", site.pin "SLICE_X47Y5.CLK"
0.478ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.wr/wpntr/gic0.gc0.count_d1<7>.CLK", site.pin "SLICE_X48Y2.CLK"
0.476ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.wr/wpntr/gic0.gc0.count_d2<5>.CLK", site.pin "SLICE_X48Y3.CLK"
0.474ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/txcrc/Crc<10>.CLK", site.pin "SLICE_X48Y4.CLK"
0.471ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[1].rd_stg_inst/D<5>.CLK", site.pin "SLICE_X48Y5.CLK"
0.478ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.wr/wpntr/gic0.gc0.count<7>.CLK", site.pin "SLICE_X49Y2.CLK"
0.474ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/rec_mac_pack_inst0/txcrc/Crc<3>.CLK", site.pin "SLICE_X49Y4.CLK"
0.475ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.wr/wpntr/gic0.gc0.count_d1<3>.CLK", site.pin "SLICE_X50Y3.CLK"
0.476ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.wr/gwas.wsts/ram_full_fb_i.CLK", site.pin "SLICE_X52Y2.CLK"
0.475ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[2].wr_stg_inst/Q_reg<7>.CLK", site.pin "SLICE_X52Y3.CLK"
0.475ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[2].wr_stg_inst/D<7>.CLK", site.pin "SLICE_X53Y3.CLK"
0.476ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/rd_pntr_bin<3>.CLK", site.pin "SLICE_X54Y3.CLK"
0.471ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/rstblk/wr_rst_comb.CLK", site.pin "SLICE_X54Y5.CLK"
0.476ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/rd_pntr_bin<7>.CLK", site.pin "SLICE_X55Y3.CLK"
0.473ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[2].wr_stg_inst/D<3>.CLK", site.pin "SLICE_X55Y4.CLK"
0.471ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/rstblk/wr_rst_asreg_d2.CLK", site.pin "SLICE_X55Y5.CLK"
0.472ns - comp.pin "inst_encap_fiber_port7/rec_mac_pack_z_inst/inst_info_fifo/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/rstblk/ngwrdrst.grst.wr_rst_reg<1>.CLK", site.pin "SLICE_X56Y5.CLK"

谁枫而飘 · 发表于 2018-6-25 10:31:43

回复 15# raojp

看了那个clocking resource的文档，好像是有这个时钟，但是有限制的，没有详细去看，你可以看看

rosshardware · 发表于 2018-6-25 10:57:59

可以把一些驱动不大的时钟，不要用GCLK 把驱动大的加上GCLK就行

raojp · 发表于 2018-6-28 15:11:57

本帖最后由 raojp 于 2018-6-28 15:21 编辑

回复 17# rosshardware

是的，一个BUFH只能驱动HCLK row中的一半区域，因此驱动能力非常有限，但用来缓解BUFG的不足还是挺有效的。

使用中要注意，如果逻辑扇出较大，就不适合使用BUFH了，本设计中使用BUFH的时钟fanout没有超过100，最大fanout是多少没有去尝试，但是当设计比较拥塞时（Slice utilization ~85%），使用两个BUFH都不容易布通了，说明BUFH的扇出能力非常有限。

sjzdzzgc · 发表于 2018-6-28 15:16:00

DPCLK CDPCLK也可以用

raojp · 发表于 2018-6-28 15:31:32

回复 19# sjzdzzgc

DPCLK CDPCLK应该是Altera的Cyclone系列FPGA中的资源吧，标记一下，以后有机会用到可以试一试。谢谢！

[求助] GCLK不够用怎么办

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