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楼主: jiannanc

[求助] fpga 中调用FIFO 的ip核的问题

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发表于 2018-5-18 15:40:34 | 显示全部楼层
看来楼主还没入门,也不谦虚,  glace12123  的回答很好。你注意去理解,他的这段话:   最原始的fifo操作概念就是,写入多少个,(然后)读出就应该多少个,这样才能正确操作。。。。然后你基于此概念,再去利用fifo的full、empty、almost_ful、lmost_empty等去控制读写。
 楼主| 发表于 2018-7-26 10:34:51 | 显示全部楼层
本帖最后由 jiannanc 于 2018-7-26 11:11 编辑

回复 21# xujin2002ji
 楼主| 发表于 2018-7-26 10:41:36 | 显示全部楼层
本帖最后由 jiannanc 于 2018-8-1 11:58 编辑

回复 21# xujin2002ji
 楼主| 发表于 2018-7-26 11:10:19 | 显示全部楼层
本帖最后由 jiannanc 于 2018-8-1 11:57 编辑

回复 21# xujin2002ji
 楼主| 发表于 2018-7-26 11:13:48 | 显示全部楼层
本帖最后由 jiannanc 于 2018-8-1 11:58 编辑

回复 16# glace12123
发表于 2018-7-26 14:16:09 | 显示全部楼层
回复 16# glace12123


   个人觉得您说的在理,时钟快慢对于异步fifo本就是很正常,只要空满标志读写使能等控制好,不太理解楼主的意思,难到是时序的问题导致的吗?另外有个问题,对于fifo而言,这个吞吐率是什么概念呢?请教一下。
发表于 2018-7-29 21:41:54 | 显示全部楼层
本帖最后由 glace12123 于 2018-7-29 21:55 编辑

回复 26# IC.Michael
在数据一直传输并且数据无错误的情况下,输入速率=输出速率=吞吐率,反映了系统在单位时间内通过(处理)数据的能力。
发表于 2018-7-29 22:01:19 | 显示全部楼层
回复 21# xujin2002ji

不用给他回复了,他压根就没有做过正规逻辑项目,fifo使用不是纠结哪边时钟高哪边时钟低,而是要通过读写时钟频率,读写位宽,读写数据burst长度和间隙去综合确定读、写的带宽,原则是设计的fifo长度要达到读、写带宽匹配,他完全是懵的,再解释也没有意思。。。
发表于 2018-8-16 15:45:49 | 显示全部楼层
FIFO和读写时钟的快慢没有关系,是异步时钟,谁快,谁慢都是可以操作的!
主要还是对读写的控制!
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