IC设计十年，这个账户12年，大家有啥想问的随便问，大牛路过就好，主要是新人们

rvisk

2017-12-21 15:42
楼主好，我想问您一下，synopsys的sram的端口有一些margin输入，通过配置可以减小clock to q的时间，有个朋友说，这个代价是影响良率。
请问您了解吗，谢谢。
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rvisk 2017-12-21 17:13
synopsys的sram我不懂啥意思，sram一般是IP vendor或foundary提供
clk-to-q的时间跟sram的大小、工艺有关系；
1、memory compiler生成出来的sram你看得到clktoq的时间
2、比如M级的sram，clktoq的时间非常长，q出来以后可能就的直接用寄存器缓存了；
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2017-12-22

2017-12-22 14:25
是这样的，通过sram的datasheet，我可以看到clktoq的时间，sram除了标准的数据，读写使能，时钟，还有一些其他的端口，比如我用的sram有一个叫margin的输入，配置为不同数值，clktoq的时间就不同，我想知道这是什么原理，有什么代价，不知说清楚了没有。
谢谢。
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rvisk 2017-12-22 15:42
有datasheet吗，你可以发给我看看  31730373@qq.com
猜测下
芯片 决定 无非是 PVT，  工艺，电压，温度
margin值应该是调整了，某些管子的速度，代价应该是功耗会变大。
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2017-12-22 16:16
在内网，考不出来，公司也不方便拍照。不过我觉得您说的有道理，在您的提醒下，我又看了一下datasheet，其中有个RM[3:0]输入pin，read-write margin input。通过控制这个可以调整clktoq大小，它的原理是：it programs the sense amp differential setting and allows the trade off between speed and robustness。这个programs the sense amp differential setting 是不是就是调整管子的驱动能力。
很感谢您。
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rvisk 2017-12-22 17:20
不客气，从上面描述看，其实就是调整了放大器。你去看看sram的电路就知道，里面主要是开关存储电荷和电荷输出放大。
调整以后，因为涉及PVT的东西，corner可能有风险，0/1会乱。
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2017-12-25

2017-12-25 09:54
谢谢您的回复，我还想问您一下，如果我们的reset信号经过时钟同步了，是不是以下这两种写法就相同了呢？谢谢。
always@(pos clk or neg rst_n)
begin
if(!rst_n)
   out <= 1'b0;
else
   out <= a;
end
****************************
always@(pos clk)
begin
if(!rst_n)
   out <= 1'b0;
else
   out <= a;
end
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2017-12-30

rvisk 2017-12-30 10:58
完全不相同，
第一种，rst_n会接在DFF的 rst端，你去看看lib，dff，你就理解，各种dff；
第二种，rst_n只是名字叫rst_n而已，它会出现在dff的D端输入逻辑上
        我把你这个逻辑改种写法你就理解了
always@(posedge clk)
begin
       out<=d
end
assgin d= !rst_n ? 1'b0 : a;

这个写法跟你第二种功能一样，理解了不。
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2018-1-2

2018-1-2 10:07
恩，谢谢您。
那么第一种写法会对rst_n的recovery 和 removal进行检查吗？
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rvisk 2018-1-2 10:21
第一种综合后，是带异步复位端的DFF，rst_n接在DFF的异步复位Pin上，会检查recovery和removal
第二种综合后，是不带异步复位端的DFF
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2018-1-2 13:25
谢谢，再问您一下，
我看一篇文章说做dft时，reset的同步逻辑不能包含在scan链中，我们之前有一个来自io的pad做scan_rstn，当时逻辑是这样的assign rst_n = scan_mode ? pad_rst_n :　rst_n_syn; 但现在我们没有这个pad了，这个怎么写呢？谢谢。
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rvisk 2018-1-2 14:44
你们芯片的复位管脚在哪
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2018-1-2 14:53
我们有一个por电路，上电产生por_n信号，上面的rst_n_syn就是por_n && rst1_n && rst2_n 经过同步逻辑的输出，rst1_n和rst2_n是不同时钟域的两个复位源。
然后芯片的复位信号rst_n在scan_mode有效时，选择io的pad，否则选择rst_n_syn。
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rvisk 2018-1-2 16:59
芯片的复位信号rst_n在scan_mode有效时，选择io的pad，

就这样啊，链的复位脚某个io pad控制
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2018-1-2 17:09
但现在我们的这个项目没有这个io管脚（pad_rst_n）了，现在复位逻辑应该怎么写？

还有一个问题：就是挂在dw_ahb_lite的几个slave之间通信不用同步吧，它们的hclk1默认是一个时钟域的时钟？谢谢
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rvisk 2018-1-2 18:02
1、你是说你们芯片没有外部复位脚？  那在scan_mode的时，pad_rst_n没有，就常接1
2、第二个问题，你没问清楚
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2018-1-3

2018-1-3 09:05
1、就是说这样写？assign rst_n = scan_mode ? 1‘b1 :　rst_n_syn;
第二个问题我感觉这几个slave时钟接的是一个，应该就没问题了。
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rvisk 2018-1-3 14:55
1、对啊，看看你们那个做DFT的人有啥需求；
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2018-1-3 15:04
这样的话，在scan模式下，就不能对全芯片reset了？
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rvisk 2018-1-3 17:00
1、对。
2、你可以用一个IO来做reset，这个IO对应的逻辑就会scan不到，这是代价，但建议你这么做。
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2018-1-3 17:04
好的，谢谢您
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2018-1-4

2018-1-4 11:02
您好，想问您一个关于代码检查的问题，我们的代码检查用到spyglass工具，它对寄存器D端输入为固定值会报出warning，例如下面这种代码
always@(pos clk  or neg rst_n)
if(!rst_n)
  out <= 1'b0;
else if(a && b)
  out <= 1'b1;(会报出warning)

那我是不是写成这样更好？
always@(pos clk  or neg rst_n)
if(!rst_n)
  out <= 1'b0;
else
  out <= (a && b);

答复：两种写法都没啥错，工具的rule严格点，也正常。

这个小兄弟，私信我一堆问题，我全部转这里了。分享下

rvisk

回复 20# 乱了节奏


建议泡个妹子啊，这是关键。

乱了节奏

回复 22# rvisk


   23333，除了找女票外，在专业学习和就业上有什么建议吗

uestczbw

回复 16# rvisk
    感谢您的回复！个人感觉从流程规范性来看学校的确还如公司，实习是个很好的办法，非常感谢您的建议，准备把手上的后端事情做完，看看Verilog，先做一些简单的东西熟悉一下，然后去找一下实习，再次感谢您的时间和建议。

xudeqiang

soc设计中，系统架构评估时，有什么量化的方法和工具吗？谢谢

rvisk

回复 25# xudeqiang


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rvisk

回复 23# 乱了节奏

排排优先级1、找女朋友，早日成熟比别人多进步好几年；好多出来干得不错的人，都是结婚早的，当然老婆别是拖后腿的。
2、基础课程：数电、模电、CMOS、工艺、版图、数字后端、测试、软件、算法； 做数字的人软件得懂；
3、英语
4、如果真打算进入ic行业，那你可以研究下国内外所有的ic设计公司。了解两点：
     第一，他们在做什么；
     第二，他们在招什么人，要求是什么；
5、看看你打算进入IC行业里，你是想做什么产品。那个方向是未来、那个方向钉子户。
     比如现在AIchip就是未来，热点；比如电源类芯片就是钉子户，一颗ic卖十年；

乱了节奏

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   THANKS 以前我以为职业发展是要先立业再成家的，前辈给了不同的思路

McuPlayer2013

虽然你的节奏乱的异步信号了，可楼主的建议像CLK把你给同步化了，是不是这感觉

rvisk

回复 29# McuPlayer2013


   我也是瞎说，不一定对。其实讲这个容易误人子弟，讲技术更单纯，对了给点掌声，错了有人指正，对我也是个进步。