在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
楼主: rvisk

[讨论] IC设计十年,这个账户12年,大家有啥想问的随便问,大牛路过就好,主要是新人们

[复制链接]
发表于 2018-1-20 20:01:33 | 显示全部楼层
回复 40# rvisk


   你说的很对  input transition和output load变化会影响timing。 他这个情况,有可能是因为subdesign约束的不够合理,跟真实情况有些差距,所以到顶层的时候timing有些问题
发表于 2018-1-22 08:55:10 | 显示全部楼层
回复 41# 第三朵浮云


   约束不够合理怎么理解?能告知是哪方面的约束不合理吗?
发表于 2018-1-22 09:08:36 | 显示全部楼层
回复 42# 894438252


   比如你有三个subdesign是连在一起的,中间subdesign的input delay和output delay都设置的比实际情况小的话,你这种情况就会发生。(我也只是瞎说,你可以试试)
 楼主| 发表于 2018-1-22 09:34:36 | 显示全部楼层
回复 42# 894438252


   input delay和output delay
发表于 2018-1-22 10:00:26 | 显示全部楼层
回复 44# rvisk


   input_delay和output_delay已经在subdesign中设置好了,也满足时序要求,在顶层也只需考虑这部分接口时序就可以了。那我该怎么修改呢?
发表于 2018-1-22 10:57:40 | 显示全部楼层
回复 41# 第三朵浮云


   怎么你给我回复的看不到呢?只能在提醒中看到这些,后面的也没在帖子中。。比如你有三个subdesign是连在一起的,中间subdesign的input delay和output delay ,
发表于 2018-1-22 11:32:29 | 显示全部楼层
大爱啊
发表于 2018-1-22 11:59:09 | 显示全部楼层
回复 45# 894438252


   鉴于你忽略我的建议 我就不跟你细说了
发表于 2018-1-23 09:28:36 | 显示全部楼层
回复 48# 第三朵浮云


   我哪里有忽略你的建议?
 楼主| 发表于 2018-1-23 17:42:56 | 显示全部楼层
回复 48# 第三朵浮云


   要有教无类
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 16:50 , Processed in 0.027024 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表