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楼主: rvisk

[讨论] IC设计十年,这个账户12年,大家有啥想问的随便问,大牛路过就好,主要是新人们

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发表于 2018-1-10 10:25:06 | 显示全部楼层
大佬,我最近刚开始接触全定制sram,是嵌入式的 ,在时序设计上有点头疼,有没有什么好的建议。
 楼主| 发表于 2018-1-10 10:31:22 | 显示全部楼层
回复 31# swhisper1314


   没看懂你的需求?
   你是用SRAM呢?这偏数字
   你是设计SRAM呢?这偏模拟
发表于 2018-1-12 19:08:15 | 显示全部楼层
感动
发表于 2018-1-16 22:17:02 | 显示全部楼层
请教楼主,现在一般IC公司都有EDA平台,跑流程直接敲几个命令就行
那么还用不用去学习这些EDA工具的使用呀
总感觉心里不踏实
 楼主| 发表于 2018-1-17 10:45:43 | 显示全部楼层
回复 34# 418478935


   你工作了,还是学生?
发表于 2018-1-18 14:02:28 | 显示全部楼层
前辈您好,刚毕业的研究生。交代一下专业背景,通信专业,实验室偏FPGA实现通信算法,实习在IC公司做过一段验证,对职业规划有些迷茫。
1. 对于数字设计和数字验证,这两个应该有所侧重,对于新人来说,哪个发展能够广一点
2. 对于数字验证工程师,把UVM环境看通,能够搭建复杂的可重用的验证环境,除此之外还需要什么额外的技能需求吗?
3. 个人对IC比较感兴趣,但是目前有通信算法的IC设计和AI芯片的设计,算是两个小方向,前辈更看好哪一个呢?
4. 关于FPGA原型验证,这个环节是不是一个可有可无的呢,FPGA里面的时钟树都已经固定了,时序约束在这里通过了也不能保证在ASIC中就没问题了;逻辑功能验证在UVM仿真中也能够发现;在FPGA原型验证阶段后仿还有必要吗?

问题有点多,多谢前辈指点
 楼主| 发表于 2018-1-19 14:39:02 | 显示全部楼层
回复 36# Marvin.Liang


1. 对于数字设计和数字验证,这两个应该有所侧重,对于新人来说,哪个发展能够广一点    答:这两个本质是一样的,看个人兴趣。设计接触的面可能宽些。

2. 对于数字验证工程师,把UVM环境看通,能够搭建复杂的可重用的验证环境,除此之外还需要什么额外的技能需求吗?
    答:额外的技能就是看自己的发展道路,   
         工程师--->系统工程师(项目经理)--->IC研发总监--->公司研发总经理--->等等,干技术的需要的技能都在这条线上

3. 个人对IC比较感兴趣,但是目前有通信算法的IC设计和AI芯片的设计,算是两个小方向,前辈更看好哪一个呢?
    答:都好,没有什么可以比较的。

4. 关于FPGA原型验证,这个环节是不是一个可有可无的呢,FPGA里面的时钟树都已经固定了,时序约束在这里通过了也不能保证在ASIC中就没问题了;逻辑功能验证在UVM仿真中也能够发现;在FPGA原型验证阶段后仿还有必要吗?

    答:1、FPGA原型验证可以模拟一些芯片回来后的工作环境;比如可以做以下一些事情,举点例子给你
              A、比如做个单片机,fpga的原型板可以直接丢给软件人员做软件开发用呢。
                 B、比如你的芯片有很多接口(类似SPI I2C等等),那这些接口你不想看看,接口连到外部真正配套芯片,是否功能正确。
                      你内部测试spi的模型都是自己写的,谁知道对错
          2、FPGA原型验证和后仿没关系啊,前面侧重模拟芯片功能,后仿保证PR后的物理数据时序是OK的;
发表于 2018-1-19 14:58:39 | 显示全部楼层
楼主你好,我现在做综合时候遇到一个问题,希望指点一下。
我的流程是bottom-up,subdesign已经完成综合,并时序收敛;再顶层中,我读入subdesign的ddc,并且设置了dont_touch属性,发现在顶层报告时序的时候,subdesign会出现violation,究其原因,是在顶层的path中,每个cell的delay会增加,这种现象正常吗?还有就是在顶层如何只考虑subdesign与顶层的接口时序?
发表于 2018-1-19 15:03:38 | 显示全部楼层
楼主你好,我想请教一个综合相关的问题。
我在做bottom-up的流程,subdesign我已经综合完成,并时序收敛;在顶层中,我读入subdesign的ddc,但是发现在顶层报告时序时,会出现sundesign的violation,究其原因,是同一条path,在顶层的cell延时会增加,这种现象正常吗?还有就是如何在顶层只考虑顶层与subdesign的接口时序问题呢?
 楼主| 发表于 2018-1-20 09:33:57 | 显示全部楼层
回复 39# 894438252


   这个问题估计得问数字后端的人,我对这块不太熟
   某个工艺下cell  delay是由input transition 和output load决定的,输入输出变了,delay变化是不是也合理
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