状态机综合后有毛刺如何解决

aiqiongqiong · 发表于 2017-11-30 10:04:54

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写的状态机使用DC综合后状态跳转时有其他状态存在，有的中间状态和输出有毛刺，这是什么原因，怎么解决？

y23angchen · 发表于 2017-11-30 13:22:16

组合逻辑有毛刺很正常，只要跨时钟域处理正确，而且满足setup和hold，毛刺是没有问题的。

wxh234xh · 发表于 2017-11-30 14:37:53

用独热码

YYFFLLMMNN · 发表于 2017-11-30 14:59:05

没用过DC综合，但是仿真的时候，状态转移有毛刺，一般都是程序有问题，你好好检查看看，多半是哪里逻辑有问题。感觉和是否是独热码关系不大，反正我个人不用独热码，有的综合器会自动综合成为独热码。

y23angchen · 发表于 2017-11-30 17:29:54

回复 4# YYFFLLMMNN

不要误导新人，后端出来网表带SDF 后仿时，多bit信号出现毛刺太正常的了。
就算是DFF输出也不行，因为多bit DFF的 CK端是可能出现skew的， Q端并不是完全同时改变的。

只要保证setup hold ，是可以保证CLK 是不会采样到这些毛刺的。
还有跨时钟域要做好，setup hold只能保证各个clk domain内部的毛刺不会被采样到。

YYFFLLMMNN · 发表于 2017-12-1 08:41:05

回复 5# y23angchen
受教。
只做FPGA开发，没用过后仿，我做前仿状态机遇到毛刺一般都是程序的问题。
楼主跳过我的回答吧。

gaurson · 发表于 2017-12-1 14:11:20

5楼正解。

aiqiongqiong · 发表于 2017-12-1 17:35:39

回复 5# y23angchen

setup和hold是看report_timing里的slack就可以了吗，我用report_constraint有这些问题，这个是什么情况，应该怎么解决？

aiqiongqiong · 发表于 2017-12-2 20:22:18

哪位大神告诉我下setup和hold在DC里具体怎么看

sdlyyuxi · 发表于 2017-12-4 14:06:18

回复 9# aiqiongqiong

你的报告里有max_delay/setup， min_delay/hold 的内容的，如果没有违例，那就像5楼说的，是不是有些跨时钟域的问题没有解决好？

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