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[求助] 关于FIFO工作异常的问题

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发表于 2017-11-19 00:12:16 | 显示全部楼层 |阅读模式

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大家好,本人最近做项目,在板级调试时用到的异步fifo遇到了这样一个异常情况:75m写入时钟(外部输入时钟),33m读取时钟(dcm产生),调试过程中会经常出现FIFO_empty信号和FIFO_full信号同时为高的现象。不知各位是否有遇到过类似空满标志异常的情况。(很容易出现在上下点的时候)。还希望各位大神指教
 楼主| 发表于 2017-11-19 00:20:40 | 显示全部楼层
用的是Xilinx的Spartan3a系列,尝试约束时钟,但是还是会出现同样情况。调试了一个礼拜也没有找到原因。怀疑写入时钟不稳定或者FPGA供电不稳定,但是FIFO出错的时候,其他一些用到75m时钟的模块功能还是正常的,调试到现在感觉无从下手了
发表于 2017-11-19 11:15:14 | 显示全部楼层
内部逻辑没有做上电复位
 楼主| 发表于 2017-11-19 12:15:45 | 显示全部楼层
回复 3# neoitachi
把dcm的locked信号当复位或者locked信号有效后记一定数放开FIFO复位,这两个都试过,现象依旧
发表于 2017-11-20 11:25:12 | 显示全部楼层
那就把写指针 同步到写时钟域的读指针,   读指针, 同步到读时钟域的写指针都加到chipscope上看看吧。

触发条件就选择 rd_empty 和 wr_full 同时有效的异常情况
发表于 2017-11-20 13:15:20 | 显示全部楼层
很诡异,解决了请分享一下
发表于 2017-11-21 19:36:53 | 显示全部楼层
空满同时为高应该是指针传递或比较出了问题
发表于 2017-11-25 16:58:13 | 显示全部楼层
可能外部電性處理不好
发表于 2017-11-26 07:51:08 | 显示全部楼层
用RAM代替FIFO,自己写点控制逻辑吧。
现在网上成熟的基于RAM的FIFO一大堆,出了问题也好定位。
发表于 2017-11-27 19:59:03 | 显示全部楼层
直接调用ip还是这样吗?
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