在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
楼主: 13728688465

[求助] IC6 用XL出来的版图如何保持hierarchy结构?

[复制链接]
发表于 2017-11-27 15:49:19 | 显示全部楼层
其实你是想把已有的版图直接调用出来吧,可以在launch--configure physical Hier....里面修改对应cell的LIB,或者直接添加几个常用的LIB在 physiacl lib list里面
发表于 2017-12-21 11:47:18 | 显示全部楼层
如果XL 出来的版图没有层级,应该是sch里面的cell没有对应的lay。
方法一。 在库里相应的sch建layout,  只要有对应的sch/lay存在的,都会按照层级调用lay。
方法二。 configure physical,  把sch cell希望调用的版图的lib/息都加上。
发表于 2017-12-26 09:55:25 | 显示全部楼层
别的工具可以, 但是virtuoso真的不行, 不如别的工具,
发表于 2017-12-26 10:26:10 | 显示全部楼层
两个方法
1、找到 .cdsenv 文件,一般在你启virtuoso的地方或者在你home路径下有这个文件,然后 将layoutXL那一行改成  layoutXL lxUseLibList string "A B C" (A,B,C是你用到的lib,多个用空格隔开)
2、在XL状态下 Launch --> Configure Physical...--> Physical library list: A B C (A,B,C同上)
发表于 2017-12-26 10:35:11 | 显示全部楼层
我的616,XL直接就是层次化的呀 ,,除非那个cell没有的话才会出来MOS管,我记得之前在5141里面是要加载一个文件  就是把cell的电路和版图一一对应的哪一个,好就没用,现在不记得了。
发表于 2017-12-28 13:34:03 | 显示全部楼层
SHIFT+f ?
 楼主| 发表于 2018-1-3 19:08:34 | 显示全部楼层
回复 15# XH1


   我明白了,但是我其实是希望,即使没有这个cell,它也会帮我生成这个cell。但XL出来的是他不会先生成cell,再把管子生成在这个cell里面,而是直接在顶层生成管子了。。。这样每个模块就是一堆散的管子了。从顶层的角度来做layout的话,就会很不方便。要从底层做起。你们是怎么做layout的?一起讨论学习下。
 楼主| 发表于 2018-1-3 19:12:54 | 显示全部楼层
回复 14# 小云子


   好的,我试试,谢谢你!可能你是完全能解决我的状况。。。因为一开始做版图那些INV,NOR,NAND等等这些全都没有的。我是希望XL出来他直接生成在我LIB底下。但是IC6好像不行。。。不过你的方法适合我这种MOS在一个LIB,自己的版图又放在独立的LIB,可以一起调出来。谢谢!
 楼主| 发表于 2018-1-3 19:15:05 | 显示全部楼层
回复 11# dpiyssr

算是一个。。另外也想他没有的cell他会直接帮我生成在我的LIB底下。。全部都保持cell的情况。
发表于 2018-1-3 19:32:41 | 显示全部楼层
Interesting
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 09:25 , Processed in 0.026731 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表