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[求助] 求助大神UVM验证问题

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发表于 2017-7-27 10:05:29 | 显示全部楼层 |阅读模式

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本人小白,刚自学UVM不到一个月,看的是张强的《UVM实战》。现在有个比较大的工程,行为级和门级代码。我想用行为级作为参考模型,但是该文件是verilog写的,有个老师说不能作为参考模型使用。请教各位大神,参考模型只能是sv或是c之类的语言么?
发表于 2017-7-27 13:13:03 | 显示全部楼层
没有一定要那種語言
发表于 2017-7-27 14:12:44 | 显示全部楼层
是的,如果是verilog的模型,就没有uvm什么事情了
发表于 2017-7-27 17:46:30 | 显示全部楼层
verilog可以用,reference model 可以是任何语言,当然也可以是C,systemverilog,MALTAB等等
发表于 2017-7-28 14:18:39 | 显示全部楼层
这样的话,直接formality做等价性比对就可以了,不用EDA仿真了。而且门级代码是不是行为级代码转化来的?那么如果逻辑有错误,就错的一样了。所以还是需要验证人员基于自己的理解去编写参考模型,不能和设计人员一样的思路。
发表于 2017-8-3 17:04:26 | 显示全部楼层
也要看Verilog代码是否可综合,否则,formality没法做了。
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