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[求助] 多时钟域问题,快时钟对慢时钟采样,设置不正确

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发表于 2017-7-20 10:54:33 | 显示全部楼层 |阅读模式

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本帖最后由 Analog大魔头 于 2017-7-20 17:37 编辑

最近在做时钟综合,参考时钟50M,通过PLL 生成256M 时钟,然后 256M时钟接收50M时钟传输的数据,之前设置过set false path 、set group 、[size=18.6667px]set_multicycle_path  为什么约束后没有改变。[size=18.6667px] 请问该怎么设置?
QQ截图20170720104636.png
5U9Z$C@GR7JUQIZ3YZ{P{[I.png
发表于 2017-7-20 11:15:30 | 显示全部楼层
点住错误的路径,右键选set false path
 楼主| 发表于 2017-7-20 11:26:52 | 显示全部楼层
本帖最后由 analog大魔头 于 2017-7-20 11:29 编辑

回复 2# 冲出藩篱


  我试了一下set false path between nodes   和 clock  ,结果都不顶用。为什么约束不住?
 楼主| 发表于 2017-7-20 15:51:42 | 显示全部楼层
回复 3# analog大魔头


   我这样设置后,还是不可以。
QQ截图20170720155214.png
发表于 2017-7-20 16:33:37 | 显示全部楼层
set_false_path -from [get_clocks ~] -to [get_clocks ~]
 楼主| 发表于 2017-7-20 17:14:40 | 显示全部楼层
回复 5# 谁枫而飘


   同样试过这样设置,结果还是没有约束成功,是我哪里设置不对吗?
图像 1.png
图像 2.png
发表于 2017-7-20 18:16:33 | 显示全部楼层
SDC文件正确加到工程里面了吗?
感觉SDC根本没加对
 楼主| 发表于 2017-7-20 21:44:25 | 显示全部楼层
本帖最后由 analog大魔头 于 2017-7-20 21:45 编辑

回复 7# 冲出藩篱


   重新设置了一遍,在timerequest Advisor 中 设置好set false path 后再重新编译,为什么还是出现上图中的错误?再看report timing transfer 时,发现之前设置的set false path 已经没有了。
发表于 2017-7-21 07:27:35 | 显示全部楼层
SDC 文件正确的情况下
参考以下设置 assignment-->settings-->TimeQuest Timing Analyser-->SDC files to include to the project.
在这里指定你的SDC的路径,希望有帮助 。
发表于 2017-7-21 14:39:49 | 显示全部楼层
不要只看结果,先看看过程记录里面是否这个约束生效,有没有告警或者错误,在timing analylis的时候。
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