breaking timing loop

xiaoyisimonguo

I useddisable_timing {I_CLOCK_GEN/I_PLL_SD/FB_CLK I_CLOCK_GEN/I_PLL_SD/CLK}

to break the timing loop in DC:
END->    I_CLOCK_GEN/U3/B1(aor22d1)                   I_CLOCK_GEN/net_sdram_clk
         I_CLOCK_GEN/I_PLL_SD/FB_CLK(PLL)             I_CLOCK_GEN/sdram_clk_fb
         I_CLOCK_GEN/link21428/input(**net_link**)    net_sdram_clk_fb
         I_ORCA_TOP/link21212/input(**net_link**)     I_ORCA_TOP/pll_sdram_fb
         I_ORCA_TOP/link21210/input(**net_link**)     buf_sdram_clk
         I_CLK_SOURCE_SDRAM_CLK/I(bufbd7)             s_sdram_clk
         I_CLOCK_GEN/link21432/input(**net_link**)    I_CLOCK_GEN/o_sdram_clk
START->  I_CLOCK_GEN/U3/A1(aor22d1)                   I_CLOCK_GEN/sdram_clk


that is the module I_PLL_SD pin FB_CLK to pin CLK

the PLL is

  COMPONENT PLL
    PORT (
      REF_CLK  : IN  std_logic;
      FB_CLK   : IN  std_logic;
      CLK      : OUT std_logic;
      CLK_2X   : OUT std_logic
    );
  END COMPONENT;


Please help, did I missed anything, why the loop is still there

ayamitek

thanks