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[求助] pll divider输出噪声的问题(愿500信元答谢)

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发表于 2017-6-27 15:21:47 | 显示全部楼层 |阅读模式

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本帖最后由 hubing0406 于 2017-6-27 18:02 编辑

我在设计小数分频锁相环的divider,divider采用2/3分频器级联的结构,并且采用扩频的形式,从而实现32-127可选分频,输出到CP的时钟我直接从最后两级的输出(选择最后一级的输出或者倒数第二级的输出)。
现在的问题是,分频比切换的时候,比如从63切换到64,输出频率会从倒数第二级的输出切换到最后一级的输出,由于倒数第二级的输出与最后一级输出存在delay,则频率切换的时候会引用较大的抖动(200ps左右)。
各位大侠是如何解决这个问题的啊,请不吝赐教。

divider

divider
发表于 2017-6-27 16:27:59 | 显示全部楼层
分频器后面加一级触发器
 楼主| 发表于 2017-6-27 16:34:15 | 显示全部楼层
回复 2# tang66521

由于最后输出与divider的输入频率存在delay,所以最后输出的时钟上升沿相对于输入时钟上升沿位置并不确定,直接采用D触发器的话有可能会导致分频比多1.
发表于 2017-6-27 22:14:46 | 显示全部楼层
回复 3# hubing0406


    在扩频的边缘会有这样的跳动,所以要用一个2/3/4,保证sigma delta不会工作在扩频的地方,比如你说的63/64,通过2/3/4有很大的overlap,避开这种地方
 楼主| 发表于 2017-6-28 09:08:17 | 显示全部楼层
回复 4# hzx85337856
你好,你的意思是增加一级2/3/4可选分频器吗?从而避免分频点正好处于切换值?切换时的抖动没有办法避免吗?
发表于 2017-6-28 09:28:44 | 显示全部楼层
最好贴个波形图来看看。
这个切换分频比是由于dsm dither造成的吧
 楼主| 发表于 2017-6-28 10:24:13 | 显示全部楼层
本帖最后由 hubing0406 于 2017-6-28 10:27 编辑

经过仿真,只要分频比切换,切换时都会引入2ps左右的抖动,这个抖动大家都是怎么处理掉的啊?
前仿就有抖动,后仿估计会更严重,如果不处理,会直接导致PLL引入噪声,相躁估计会比较差。
大家都是怎么处理的啊?
 楼主| 发表于 2017-6-29 13:50:07 | 显示全部楼层
求大能赐教啊
发表于 2017-6-29 21:57:29 | 显示全部楼层
回复 5# hubing0406


    只用最后一级的输出,就是输出会被最高钟大一拍,出来的就是确定的,不会有由于换倒数第一级或者第二级的问题了
发表于 2017-6-30 09:08:32 | 显示全部楼层
从mod信号输出,如果还嫌不够好,再用vco采一下输出。
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