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查看: 2979|回复: 7

[求助] 仿真门的泄漏功耗

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发表于 2017-3-28 11:18:27 | 显示全部楼层 |阅读模式

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求大神指教,这样仿真门的泄漏功耗是否正确,这一段是表示A,B的输入都为0时NOR2的泄漏功耗。



  1. .param    SUPPLY=0.8        
  2. .param    H=1
  3. .option   scale=45nm
  4. .include  'C:\synopsys\Hspice_D-2010.03-SP1\Hspice\PTM\45nm_bulk.pm'
  5. .temp     70
  6. .option   post



  7. MP1 X1    A      vdd    vdd   PMOS  L='H*1'  W='H*4'
  8. MP2 OUT   B      X1     X1   PMOS  L='H*1'  W='H*4'
  9. MN1 OUT   A      gnd   gnd   NMOS  L='H*1'  W='H*2'
  10. MN2 OUT   B      gnd   gnd   NMOS  L='H*1'  W='H*2'


  11. Vdd   vdd     gnd     0.8
  12. Vin1  A       gnd     0
  13. Vin2  B       gnd     0



  14. .tran 20ps 256000ps

  15. .print    P(vdd)

  16. .end


复制代码
 楼主| 发表于 2017-3-28 16:14:17 | 显示全部楼层
有没有大神知道,求指导,而且在不同的输入情况下,有时候我仿的泄漏功耗是恒定的值,有的时候泄漏功耗的值是变化的。
发表于 2017-3-29 09:23:27 | 显示全部楼层
我仿漏电流一般用dc分析,因为pmos和nmos的漏电不一样,因此不同输入逻辑组合产生的漏电流可能会不同。
 楼主| 发表于 2017-3-29 21:08:54 | 显示全部楼层
回复 3# david_reg
能不能给我看一下你用dc分析仿真漏电流的语句,那么泄漏功耗是不是就等于漏电流乘以电源电压,还有,我之前的意思没表达清楚,我的意思是在一个特定的输入组合下,我仿真的泄漏功耗不是一个恒定的值。,希望大神能指导一下。
发表于 2017-3-30 15:44:09 | 显示全部楼层
dc分析就是对不同的输入逻辑组合扫描,然后看电源漏电流,比如

.dc vdd min max step sweep data=input_list
.data input_list
+ ina inb
+ 0  0
+ 0  1
+ 1 0
+ 1 1
.enddata

至于在一种输入下漏电功耗不恒定,这个不确定。如果用.dc分析,通常漏电是恒定的稳态值,如果用tran分析,仿真时间不够长的话可能漏电流还没有稳定,当时间足够长,其稳定后的值一般和dc分析结果一样。
 楼主| 发表于 2017-4-6 09:47:59 | 显示全部楼层
回复 5# david_reg

好的,谢谢大神,问题已解决。
发表于 2017-4-9 11:26:17 | 显示全部楼层
仿真太嫩做了
发表于 2019-11-22 15:05:28 | 显示全部楼层
学习了
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