在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 4788|回复: 3

[求助] verdi中无法加载systemverilog和fsdb文件

[复制链接]
发表于 2017-3-28 11:03:47 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
捕获.PNG
如图所示,我在linux下用VCS编译,仿真都已经通过了,也已经生成了fsdb文件,但是,我在使用verdi加载代码和波形的时候,只有verilog代码可以加载进去,而systemverilog就无法加载进去,只显示了一个$root,这是怎么回事呀???
加载systemverilog时verdi下面列出来好多错误。全是“.../my_driver.sv(7):Error macro `uvm_component_utils not defined”
“.../my_driver.sv(11):Error macro `uvm_info not defined”
“.../my_driver.sv(17):Error macro Syntax error parent”
.........
全是这一类的错误
发表于 2017-3-31 14:17:50 | 显示全部楼层
编译时 链接uvm库
发表于 2017-3-31 14:18:29 | 显示全部楼层
EEtop里有个makefile你找一下
 楼主| 发表于 2017-3-31 14:32:50 | 显示全部楼层
回复 3# 15209830705
你好,你是说使用VCS命令编译的时候链接UVM的库?我的makefile文件是这样写的,请看看

makefile

makefile

这样子写有没有问题啊?我觉得主要是verdi没有识别到UVM的库,我在verdi中打开fsdb波形没问题,但是只能添加dut模块和interface模块,这两个模块我是在tb里面调用的,其他的模块全是·include进来的。verdi中如下图所示:
    捕获.PNG
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-19 18:33 , Processed in 0.022282 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表