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[原创] verilog instance & testbench gen script

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发表于 2017-3-3 14:28:07 | 显示全部楼层 |阅读模式

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根据http://bbs.eetop.cn/thread-320584-1-1.html 进行改进。谢谢原作者
verilg_inst.txt (8.46 KB, 下载次数: 119 )

verilog_tb_gen.txt (5.72 KB, 下载次数: 100 )
 楼主| 发表于 2017-3-6 10:47:22 | 显示全部楼层
补充一下环境为Python 2.6.6
发表于 2017-3-24 10:36:59 | 显示全部楼层
谢谢,学习一下
发表于 2017-4-10 15:31:09 | 显示全部楼层
any example format for below:
*.f (filelist)

top.v ??
发表于 2017-6-1 16:38:57 | 显示全部楼层
回复 1# aiwa0311

thanks for sharing
发表于 2017-9-1 09:43:31 | 显示全部楼层
Thanks for your help
发表于 2017-9-13 11:17:33 | 显示全部楼层
感谢楼主分享!
发表于 2018-1-6 06:43:01 | 显示全部楼层
非常感謝~~~~
发表于 2018-1-17 22:52:56 | 显示全部楼层
特别感谢~
发表于 2020-11-22 20:30:04 | 显示全部楼层
Thanks for sharing~
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