在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2946|回复: 4

[求助] Cadence SPB_16.5在win7 64位操作系统下原理图网表无法导入Allegro PCB Design XL

[复制链接]
发表于 2017-2-25 22:42:48 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
各位PCB大神,本人研究方向为模拟集成电路设计,需要对所设计的芯片进行测试,这里用到Cadence PCB软件绘制芯片测试用电路板。本人从来没有用过Allegro PCB Design XL软件,只是学习了于博士的PCB教学视频,按照其操作步骤,我这里导入原理图网表时出错,错误描述如下:1. 在OrCAD Capture CIS中建立了如下简单原理图并添加了相应封装,如下图所示:
1.1 原理图:
sch1.png
1.2 电容电阻封装:
sch2.png sch3.png
1.3 导出的网表:

2. 在Allegro PCB Design XL中导入原理图网表(错误之处):
2.1. 建立pcb板框:
brd.png

2.2. 通过Setup/Users Preferences Editor设置封装库,如下:
pcb2.png pcb3.png pcb1.png pcb5.png
2.3 网表导入:
pcb4.png

2.4 报错信息:
QQ截图20170225224414.png

请大家不吝赐教,感激不尽。
sch2.png
sch3.png
sch4.png
sch2.png
sch3.png
pcb2.png
 楼主| 发表于 2017-2-25 23:48:49 | 显示全部楼层
upupupupupupup
 楼主| 发表于 2017-2-26 00:49:25 | 显示全部楼层
顶顶顶顶顶
 楼主| 发表于 2017-2-26 08:35:08 | 显示全部楼层
不要沉了啊
 楼主| 发表于 2017-3-1 17:14:44 | 显示全部楼层
upupupupupupupupupupu
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 07:46 , Processed in 0.022795 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表