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查看: 3938|回复: 6

[求助] Sigma_Delta Modulator加实际时钟后噪底抬高

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发表于 2016-10-18 09:09:11 | 显示全部楼层 |阅读模式

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理想时钟

理想时钟

实际晶振时钟

实际晶振时钟

第一张图是用spectrue中的理想时钟,hspice仿真,并用matlab计算得到的SNR;
第二张图是用晶振产生的时钟替换掉理想时钟,hspice仿真,并用matlab计算得到的SNR。
其他条件一样(稍微变了下采样频率和信号带宽,但过采样率没变,SDM内部电路也没有任何变化),为什么噪底抬高那么多???
 楼主| 发表于 2016-10-18 14:18:05 | 显示全部楼层
自己顶一下,希望大神过来传道授业!急!
发表于 2016-10-18 17:54:19 | 显示全部楼层
建议看看实际时钟和理想时钟的差别,,同时你的信号采样是理想的采样吗。。还是用你产生的时钟采样的。。
 楼主| 发表于 2016-10-18 19:29:41 | 显示全部楼层
回复 3# win9401
理想时钟和实际时钟的差别主要就是jitter,实际时钟会有jitter。后面的那张图对应的时钟是实际晶振产生的,采样时钟fs用的就是实际时钟!
发表于 2020-4-8 09:57:57 | 显示全部楼层
matlab code?
发表于 2023-8-11 14:48:17 | 显示全部楼层
请问楼主解决了吗
发表于 2023-9-4 21:59:37 | 显示全部楼层
楼主解决了吗?可以不可以教一下怎么解决的?
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