DFF漏电问题

zhangtaoqiqi · 发表于 2016-9-19 17:17:07

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最近芯片量产测试，有一批die回来后，发现leakage电流偏大的比例较高
照了EMMI之后，发现是由几个用来做异步分频器的DFF造成的（Qb接DIN）

DFF的结构如附件，，，就是那种就最简单的结构，clk为高或者低，都由两个接成正反馈的inv使得输出稳定

这种结构在理论上，CLK固定在高电平或者低电平，等待较长时间后，都会由latch保证输出固定在某个电平
所以感觉不会有leakage

大家过去遇到这样的问题吗？这种DFF还有什么情况可能存在leakage

谢谢！

zhangtaoqiqi · 发表于 2016-9-19 17:24:40

上封帖子忘了说这样的DFF一共串了5个，实现异步32分频
EMMI的亮点出现在每个CLK_IN的逻辑附近

谢谢！

bright_pan · 发表于 2016-9-19 18:53:14

这种dff你一般foundry有提供的，你就按照他的结构做最可靠了。

zhangtaoqiqi · 发表于 2016-9-19 20:45:16

回复 3# bright_pan

foundary只提供core的dff,这里是io,是自己改过来的。理论上，这种架构时间长了都没有leakage。照出来发现这里有，几率大概是20%

math123 · 发表于 2016-9-20 15:56:54

本帖最后由 math123 于 2016-9-20 15:59 编辑

可能寄生电容电阻影响，令DFF的时序出现问题，例如在某个翻转瞬间一个数字门要将A点拉到VCC，另外一个数字门要将A点电压保持为0，这时就会有电流从VDD直接流到地，建议提取RCC参数跑下仿真，看能否观察到这个现象

zhangtaoqiqi · 发表于 2016-9-20 18:09:02

回复 5# math123

这个是会造成动态电流偏大？我这里是静态电流偏大，，，所有信号都是稳定的，且已经稳定很长一段时间了

zhangtaoqiqi · 发表于 2016-9-21 21:36:46

顶一下，真诚求教

fh6413326 · 发表于 2016-9-22 00:15:43

初学者表示，这种DFF经常用，可是没注意有漏电，学习下

math123 · 发表于 2016-9-22 09:26:04

回复 math123

这个是会造成动态电流偏大？我这里是静态电流偏大，，，所有信号都是稳定的，且 ...
zhangtaoqiqi 发表于 2016-9-20 18:09

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上电就漏电？如果输入clk之后，情况有没改变

math123 · 发表于 2016-9-22 09:42:37

啊，我想起来了，和拉扎维书上13章那个latchup的原理一样，可能因为这个正反馈的gain不够，所以锁存的时候不能完全到VDD和地，可能MOS管S端的电阻过大了，可能CT电阻过大等等

[求助] DFF漏电问题

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