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楼主: hiwzy

[讨论] 今天华为面试题:异步FIFO读时钟是写时钟的100倍,或者写是读的100倍会出现什么问题?

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发表于 2016-9-23 09:16:01 | 显示全部楼层
回复 18# masaka_xlw


使用FIFO需要保证的就是别错误操作:满了不要去写,空了不要去读。FIFO自身需要保证的就是空满信号及时产生。除此以外,异步FIFO对工艺啥的,读写时钟频率倍数都没有限制。异步FIFO的verilog设计与工艺无关,别说40nm,28nm的SOC都不知流片多少颗了,一个异步FIFO都需要去挑lib cell类型的话,那SOC内的CPU核GPU视频核等复杂IP都得全定制了。

你的8x到1x中间插入4x做缓冲,应该是基于数据流功能性控制的要求,本质原因不会是异步FIFO的读写时钟频率差无法做到8倍。你们这样做的深层原因,你去了解清楚再跟大家交流,而不是拿出一个异步FIFO读写时钟频率倍数太大会导致FIFO出错的结论来误导大家。
发表于 2016-9-23 10:36:08 | 显示全部楼层
异步fifo不就是做异步处理的吗,很好奇这个能出什么问题
发表于 2016-9-23 17:12:52 | 显示全部楼层
我觉得如果读时钟是写时钟的100倍:如果想要读出不同组数据需要占用的资源太多了,要事先存储一百组FIFO,那么芯片内部的资源可能不够;写时钟是读时钟的100倍:除非不是需要每个数据都读出来,不然因为资源问题损失的数据也太多了。。。
等待大神指出错误。
发表于 2016-9-23 21:06:16 | 显示全部楼层
我个人感觉是:
有人设计是用半满 满  半空 空, 这种乒乓构架, 不会因为工艺不同而不同的, 至于亚稳态, 你三级FF,可以解决。这种不会考虑数据速率跟带宽充分利用的。 芯片内部的DMA 比外设都高于8倍的。 不会搞什么 8 4 1 这种。

而有人用满 空 或al_full al_emp  这种只要考虑你fifo的深度,做到匹配, 基本就可以了, 也不会用到什么 8 4 1.

至于说到什么丢数据, 不是很正常的吗? 既然是 async-fifo 就会出现,syn—fifo也会出现,数据来不及搬走。 那软件或系统必须要考虑这个问题。一般硬件不会考虑的, 硬件只会考虑本模块是不是安全,数据速率互相是不是匹配。
发表于 2016-9-24 01:40:51 | 显示全部楼层
从clk的角度,是这个意思。
亚稳态当然无法100%消除,但FIFO设计要从结构上使这个所谓的“meta-stability”概率的数量级尽量低。
你可以通过调整clk的结构,比如这个8x 4x 2x之类的。可以选择Threshold反应更快的cell用在CDC的path。也可以使用并行且独立的多条判断当前FIFO状态的电路。。 甚至一些更高级的做法。
当然,所有的这些讨论点都聚焦在FIFO本身的设计,使FIFO“鲁棒”到可以假设任何输入都是合法的。
如果说“通过合理的使用,使FIFO不出问题”,这已经不属于FIFO设计的范畴了。。。
发表于 2016-9-24 01:45:20 | 显示全部楼层
回复 20# tao2000
从clk的角度,是这个意思。
亚稳态当然无法100%消除,但FIFO设计要从结构上使这个所谓的“meta-stability”概率的数量级尽量低。
你可以通过调整clk的结构,比如这个8x 4x 2x之类的。可以选择Threshold反应更快的cell用在CDC的path。也可以使用并行且独立的多条判断当前FIFO状态的电路。。 甚至一些更高级的做法。
当然,所有的这些讨论点都聚焦在FIFO本身的设计,使FIFO“鲁棒”到可以假设任何输入都是合法的。
如果说“通过合理的使用,使FIFO不出问题”,这已经不属于FIFO设计的范畴了。。。
发表于 2016-9-24 08:44:53 | 显示全部楼层
回复 22# mtainking


   我也觉得不会有什么问题,异步FIFO就是处理跨时钟域的。只是系统的吞吐率会受到最慢的时钟域限制,那这个是时钟设计的问题。
发表于 2016-9-24 12:36:13 | 显示全部楼层
回复 26# masaka_xlw

感谢,清楚了!
发表于 2016-9-27 16:05:54 | 显示全部楼层
mark收藏下
发表于 2016-11-1 11:21:35 | 显示全部楼层
一侧的时钟同步较慢,有可能导致另一侧的地址同步错误, 格雷码转换问题,导致FIFO地址出现混乱。
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