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查看: 5094|回复: 14

[求助] ISE和modelsim SE时序仿真的问题

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发表于 2016-6-24 10:36:17 | 显示全部楼层 |阅读模式
1000资产
用ISE和modelsim SE10.1c联合仿真的时候,我发现在添加中间变量时,若是功能仿真,使用的原代码.v文件,但是如果仿真时序,那么使用的就是_timesim.v文件,这样一来,“_timesim.v文件”文件是一个貌似网表一样的东西,找不到中间的变量了?怎么办?

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不是说你写的代码被综合掉了,是说你的中间信号变量名在综合时被改了名字。
发表于 2016-6-24 10:36:18 | 显示全部楼层




   不是说你写的代码被综合掉了,是说你的中间信号变量名在综合时被改了名字。
发表于 2016-6-24 11:25:36 | 显示全部楼层
你是指后仿真?ISE编译完成后会生成一个带有所有路径TIMING信息的网表文件,用这个做后仿真。不过现在一般做前仿真+静态时序分析,一般不做后仿。
 楼主| 发表于 2016-6-24 11:49:25 | 显示全部楼层
回复 2# huster
感谢回复!是的,就是那个_timesim.v文件。
用timesim.v文件找不到设置的中间变量了。
发表于 2016-6-24 12:11:07 | 显示全部楼层
回复 3# xylion

明白你的意思了,网表文件把你以前的变量名替换了。
还是建议前仿+静态时序分析
 楼主| 发表于 2016-6-24 12:49:22 | 显示全部楼层
回复 4# huster


   是这个意思,而且我要看位宽128bit的数据,必须一个一个找,没办法看到[127:0]的一个变量了。

请问你说的前仿是功能仿真的意思吧,静态时序仿真是哪一个?是布局布线前吗?

qw.png
发表于 2016-6-24 13:00:19 | 显示全部楼层
回复 5# xylion
功能仿真,RTL仿真或者行为级仿真。
静态时序分析,简单的说,加上时钟的主频/周期约束,看布局布线后的分析结果,建立保持时间能否满足要求。
发表于 2016-6-24 14:20:05 | 显示全部楼层
模块input/output port上的信号名综合时一般会保留住,或者寄存器信号名一般也会保留住。你如果是wire型的中间变量,综合时一般都会被改名,这种信号如果需要方便网表查找,只能在RTL里调用buffer后设置dont_touch,网表仿真时找到这些buffer就行了。这是DC的做法,是否适用FPGA综合还请FPGA行家来回答。
发表于 2016-6-24 15:40:18 | 显示全部楼层
可以参考http://blog.csdn.net/wangkeyen/article/details/17411613试试
不过还是那句话,不建议做后仿。前仿和静态时序分析没问题就行了,难道你怀疑综合工具出问题了?:)
发表于 2016-6-24 16:13:12 | 显示全部楼层
回复 8# huster


   你说完全不做后仿,你这个说法是欠妥的,那也要看情况。RTL仿真只能发现逻辑功能出错没有时序分析,STA只能发现时序是否满足没有功能检查。但是有些问题,比如异步时序错误,或者时序约束下错,是只有带上时序的后仿才能发现的。后仿并非如你所说的没有任何必要。
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