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楼主: 杰克淡定

[原创] Verilog基本电路设计之四(去抖滤波)

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 楼主| 发表于 2016-6-22 09:12:26 | 显示全部楼层
回复 10# haimo


   这个是复位值,我写的较为随意。你最好根据你的信号signal_i的默认值来设置signal_deb以及signal_o的复位值,这样才合理。
发表于 2016-6-22 13:45:05 | 显示全部楼层
回复 11# 杰克淡定

哦,这样,谢谢。
发表于 2016-9-9 15:18:00 | 显示全部楼层
感谢分享,看了你的几个讲Verilog基本电路设计,深受启发。
发表于 2016-9-9 15:32:26 | 显示全部楼层
谢 谢 分 享
发表于 2016-9-18 19:55:44 | 显示全部楼层
要是有时序仿真图就好了
发表于 2016-9-20 11:57:11 | 显示全部楼层
谢谢指教,我给您发了短信,如果不忙,请指导一下哦,谢谢~~~!!!
发表于 2016-9-20 16:03:49 | 显示全部楼层
这个RTL设计可综合吗?
发表于 2016-9-24 20:27:57 | 显示全部楼层
看完4篇文章,受益匪浅,太感谢了
发表于 2016-9-27 09:25:37 | 显示全部楼层
4篇都看完了,受益匪浅,感谢楼主。

当然,如果还有干货,楼主就别藏着了,赶紧拿出来吧~~
发表于 2016-9-29 15:07:57 | 显示全部楼层
回复 1# 杰克淡定

    clk_switch_glitch.jpg
难道是我的使用方式不对么。我仿真出现一个glitch。

我仿真时,sel_clkb是由clka domain产生的。
另外,我拿掉了part2和part4,相应地,将
sel_clka_d0 <= (~sel_clkb) & (~sel_clkb_dly3) ;
sel_clka_d0 <= (~sel_clkb) & (~sel_clkb_dly3) ;
修改成了
sel_clka_d0 <= (~sel_clkb) & (~sel_clkb_d1) ;
sel_clka_d0 <= (~sel_clkb) & (~sel_clkb_d1) ;


手头上没有gating cell,直接使用的下面这种code:
assign clka_g = clka & sel_clka_d1;
assign clkb_g = clkb & sel_clkb_d1;


assign clk_o = clka_g | clkb_g ;



如果按实际情况分析的话,sel_clkb如果是由clka domain产生,那么sel_clkb相对于clka的rising edge,也应该会有一个小的delay吧(ck to q的delay),那么,clka_g确实会有一个小glitch吧。

召唤楼主大大解惑,谢谢。
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