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楼主: 杰克淡定

[原创] Verilog基本电路设计之三(异步FIFO)

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发表于 2016-12-7 07:25:02 | 显示全部楼层
LZ 真的是非常优秀!上班的时候空闲了就学习你的设计思路~
发表于 2016-12-7 07:26:38 | 显示全部楼层
LZ真的非常优秀!上班闲下来了就学习你的帖子~
发表于 2016-12-30 09:17:41 | 显示全部楼层
跟随大神的脚步,学习学习
发表于 2017-1-17 09:47:15 | 显示全部楼层
回复 22# dyytx
算Sync
发表于 2017-5-5 17:26:56 | 显示全部楼层
期待写的更多,有没有主页可以长期关注的?
发表于 2017-8-8 20:20:56 | 显示全部楼层
新手请教大神,我对您的代码做了仿真,读写使能一直为高,对读写时钟进行设置,只有在读写时钟相同时,不会产生空满标志位。其他如果二者时钟比大于2,则会读出数据发生错误;如果小于2,则会产生空位1_0或满为1_0,读出数据正确。正确的异步FIFO是,读写频率不同,写入读出数据宽度不同,同时不出现空满为1的情况,并且读出数据正确吗?您的示例代码中,写入读出数据宽度是均为32位,所以只有读写频率相同时,才不产生空满标志位1的情况?
 楼主| 发表于 2017-8-9 08:57:26 | 显示全部楼层
回复 56# Apple_eert

你把读写使能一直拉高,那就是不管FIFO当前是何空满状态,一直读写FIFO,没有哪个FIFO可以这样操作的。写之前要先判断非满,读之前要先判断非空,这是FIFO正确操作的前提。
发表于 2017-8-9 09:52:44 | 显示全部楼层
回复 57# 杰克淡定


   谢谢大神指点,我把送的激励中的读写使能设为高,但用作写FIFO和读FIFO的使能分别和非满,非空做与运算,这样无论读写时钟差多少,仿真功能都正确。
发表于 2017-11-9 14:45:56 | 显示全部楼层
楼主你好,看过你的帖子,请教个问题,这种异步fifo是基于先同步后比较的,对于另外一种先比较后同步的话您有涉猎吗,如果知道的话,为什么后一种更快,我一直不明白它的优点
 楼主| 发表于 2017-11-9 19:17:42 | 显示全部楼层
回复 59# 马奎高

不好意思,没有明白你说的先同步后比较和先比较后同步是什么意思?
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