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楼主: 杰克淡定

[原创] Verilog基本电路设计之三(异步FIFO)

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发表于 2017-12-20 19:15:59 | 显示全部楼层
本帖最后由 ls1065271400 于 2017-12-20 19:17 编辑

楼主大大,按照你的代码进行了仿真,这个问题是什么原因?望赐教 TIM截图20171220184016.jpg
发表于 2017-12-20 19:20:21 | 显示全部楼层
楼主大大,按照你的代码仿真的,这个是什么原因啊?望赐教。 TIM截图20171220184016.jpg
发表于 2017-12-29 18:57:11 | 显示全部楼层
回复 62# ls1065271400

看着好像正常啊,因为你的写时钟本身就频率高,所以到了后面,一旦写满,那就要等读操作来腾出空间,才能接着写,因此出现这种满信号周期出现的情况吧。
发表于 2018-5-17 11:35:35 | 显示全部楼层
thanks
发表于 2018-5-24 11:05:48 | 显示全部楼层
楼主有技术博客可以分享一下吗?
发表于 2018-5-24 15:50:07 | 显示全部楼层
Good Job!!!CMOS集成电路设计手册 第3版 数字电路篇
发表于 2018-9-18 23:15:46 | 显示全部楼层
回复 1# 杰克淡定


   感谢分享!!!
发表于 2018-9-19 07:46:42 | 显示全部楼层
# DLY会减低仿真速度
发表于 2019-5-14 09:40:08 | 显示全部楼层
楼主,你写的时候不判断fifo 满,最后指针指向满地址后,继续写会覆盖掉数据啊。
always@(posedge clk_wr )
begin
         if(wr_en && !fifo_full)
          fifo_mem[wr_addr[3:0]]<=wr_data;
         else ;
end
发表于 2019-5-14 17:53:18 | 显示全部楼层
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