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楼主: 杰克淡定

[原创] Verilog基本电路设计之二(时钟无缝切换)

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 楼主| 发表于 2017-11-8 08:44:39 | 显示全部楼层
回复 89# 马奎高


  有了两个时钟切换,自己举一反三,实现3个4个甚至更多时钟切换,不困难吧
发表于 2017-11-9 09:39:09 | 显示全部楼层
写的不错
发表于 2017-11-9 15:34:50 | 显示全部楼层
好文,值得看看
发表于 2017-11-13 15:54:54 | 显示全部楼层
本帖最后由 马奎高 于 2017-11-13 16:00 编辑

回复 91# 杰克淡定


    嗯,我的意思是这个电路不在时钟低电平去切换是不是可能有问题,或者里面已经做了处理,那可能是你的门控单元里面是在时钟低电平切换的,如果直接assign我觉得可能有问题
发表于 2018-5-17 14:04:29 | 显示全部楼层
Thanks
发表于 2018-9-18 17:22:51 | 显示全部楼层
你好,这种方法虽然可以无缝切换时钟,但是是否会在切换过程中出现很长的一段时钟低电平。
发表于 2018-9-19 07:24:02 | 显示全部楼层
回复 1# 杰克淡定
感谢分享!!!
发表于 2018-9-19 07:41:55 | 显示全部楼层
发表于 2018-9-19 07:42:08 | 显示全部楼层
https: //codereview.stackexchange.com/questions/62097/clock-mux-for-allowing-glitch-free-muxing-of-asynchronous-clocks
发表于 2018-9-30 08:55:56 | 显示全部楼层
回复 1# 杰克淡定


   楼主,代码中rst_n,是否也要注意一下同步问题?因为没有指明rst_n是属于哪个时钟域的,权且认为是异步时钟,则需要考虑removal时的时序问题,最好对rst_n做同步移除后再使用
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