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楼主: 杰克淡定

[原创] Verilog基本电路设计之二(时钟无缝切换)

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发表于 2016-9-8 22:06:42 | 显示全部楼层
突然之间觉得这里的信息量好大,学到了!!
发表于 2016-9-10 10:51:52 | 显示全部楼层
找工作刚好用得着
发表于 2016-9-14 19:43:48 | 显示全部楼层
多谢楼主分享,受益匪浅。
发表于 2016-9-15 21:48:43 | 显示全部楼层
好好看看!!!!
发表于 2016-9-15 23:04:22 | 显示全部楼层
花了波形图,才看懂了大部分,真心不错!!!!
发表于 2016-9-18 10:16:51 | 显示全部楼层
期待楼主的其他分享,我已经做成WORD,留下来好好学习了。谢谢,祝楼主您健康幸福!
发表于 2016-9-19 18:22:41 | 显示全部楼层
复位完后,若选择信号一直为1或0,同步完的dly3信号是不是每经过延时时间就在0/1间变一次,为0的这段时间就没时钟信号输出?
发表于 2016-9-24 19:57:17 | 显示全部楼层
多谢分享~~受益匪浅~~~
发表于 2016-9-25 19:37:34 | 显示全部楼层
great ! This is a classic circuit, a deep analysis
发表于 2016-9-26 16:17:13 | 显示全部楼层
学习了,感谢楼主。
还望继续多发这种贴子啊,我会追踪学习的。
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