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楼主: 杰克淡定

[原创] Verilog基本电路设计之一(单bit跨时钟域同步)

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发表于 2016-9-4 17:49:09 | 显示全部楼层
学习了,谢谢楼主
发表于 2016-9-8 08:57:20 | 显示全部楼层
mark
好东西
发表于 2016-9-8 09:12:04 | 显示全部楼层
很有用,谢谢楼主~
发表于 2016-9-8 21:37:44 | 显示全部楼层
确实是比较重要的基础知识,今天在这里学习到了!感谢楼主
发表于 2016-9-9 10:22:11 | 显示全部楼层
感谢楼主!遇到一道类似的面试题,找错误 ,没答上来。
发表于 2016-9-9 10:51:02 | 显示全部楼层
不明白作者这里两句话的意思,《单bit跨时钟域同步》
assign puls_b_pos = levl_b_d2 & (~levl_b_d3);
assign puls_b_neg = levl_b_d3 & (~levl_b_d2);
assign levl_b_out  = levl_b_d2;
--puls_b_pos 、puls_b_neg这两个信号是做什么的,也没见用到?还有既然选择三级DFF,为何最后输出的是第二级DFF的结果?
 楼主| 发表于 2016-9-9 15:55:57 | 显示全部楼层
回复 26# yyyll615917


   额,后级电路你需要用电平信号那就用_d2,后级电路你需要用沿变化信号就用_neg或_pos,自己灵活选择嘛。
发表于 2016-9-9 16:37:25 | 显示全部楼层
楼主,问你个问题,从慢时钟域到快时钟域,需要同步的信号宽度大于快时钟域的周期,就会被采到两次,这个怎么解决?
 楼主| 发表于 2016-9-9 16:44:17 | 显示全部楼层
回复 28# yaphetszyj


   同步到快时钟域后,想要使用多周期信号就用*_d2,想要用单周期信号就用*_pos或*_neg
发表于 2016-9-11 11:14:25 | 显示全部楼层
请教一个问题,既然第一级DFF输出的0/1是不确定的,那么就算第二级采到稳定的信号,结果也可能跟我想要的结果不一样呀,也就是说clk_a下输入的信号本来是0,第二级DFF采到的是1.
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