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楼主: 杰克淡定

[原创] Verilog基本电路设计之一(单bit跨时钟域同步)

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发表于 2017-5-5 20:59:03 | 显示全部楼层
感谢大神上课。时钟切换在哪里开贴呢???
发表于 2017-5-23 17:24:27 | 显示全部楼层



我来说下我的理解,因为亚稳态的出现,在这个区域的DFF_1的输出是一个亚稳态输出是不稳定不有效的,而用工作在CLK2的DFF_2再抓一拍,不管这个输出是否正确,抓到稳定的输出的概率会增大很多,虽然这个输出依然无法确认是否正确,但是至少是一个稳定的输出了
发表于 2017-6-28 18:06:14 | 显示全部楼层
那怎样能既实现跨时钟域同步,又保证同步后的数据是正确的呢
发表于 2017-8-28 10:20:41 | 显示全部楼层
感谢楼主大神的精彩讲解,获益很多。但是后面的程序没太看懂
在clka下,signal_a得等signal_b1_a2才能确定高电平宽度;
在clka下,signal_b1_a2是signal_b_b1在clka下被踩后延迟2个周期;
而signal_b_b1是在clkb下由signal_b延迟一个周期,然而signal_b又是在clkb下由signal_a得到的,又回去了;怎么回事呀???刚刚接触FPGA,看不懂您这个做法,求解答,谢谢了
 楼主| 发表于 2017-8-28 13:49:59 | 显示全部楼层
回复 84# Burt

脉冲信号跨时钟域同步,用文字描述这段逻辑实现就是:在clka下将脉冲信号延长,直到确认clkb看到了延长后的信号,才撤销。理解了这段文字再去看看RTL设计?
发表于 2017-9-1 12:08:08 | 显示全部楼层
回复 1# 杰克淡定

学习了,大赞!
发表于 2017-9-1 17:41:21 | 显示全部楼层
技术人员要学习表达能力,仔细学习了本帖,中间有几楼相互都没get到对方的点,尤其是关于“第2个DFF没有抓到或者抓错,以后都错”的讨论,看的我有点着急……感谢楼主和各层主的讨论,受益匪浅。
发表于 2017-10-24 15:35:11 | 显示全部楼层
哈哈,这帖子让我获益匪浅,联发科去年的笔试题就是考这个,一模一样,而且分别考察了这两种单比特跨时钟域传输。其实第二种情况应该叫握手反馈机制吧。看来基础很重要,要抓紧在学校的时间好好学习了。
发表于 2017-10-25 17:52:39 | 显示全部楼层
感谢!
发表于 2017-11-6 20:31:56 | 显示全部楼层
嗯,思路基本都差不多
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