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楼主: 杰克淡定

[原创] Verilog基本电路设计之一(单bit跨时钟域同步)

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发表于 2017-11-23 10:44:04 | 显示全部楼层
#DLY这个能综合吗?不能吧?
发表于 2017-11-28 14:11:36 | 显示全部楼层
隔一段时间再来看看学习
发表于 2018-4-25 16:17:12 | 显示全部楼层
谢谢分享
发表于 2018-5-16 13:46:15 | 显示全部楼层
Thanks
发表于 2018-6-4 11:31:45 | 显示全部楼层
感谢楼主的原创分享,谢谢!
发表于 2018-6-10 20:59:51 | 显示全部楼层
楼主,最后一个进程没有看懂,是用A的时钟来采集B时钟域的信号么?小白不理解这个进程用意,希望大神指点
always @ (posedge clka or negedge rst_n)
begin
    if (rst_n == 1'b0) begin
        signal_b1_a1 <= # DLY 1'b0 ;
        signal_b1_a2 <= # DLY 1'b0 ;
    end
    else begin
        signal_b1_a1 <= # DLY signal_b_b1 ;
        signal_b1_a2 <= # DLY signal_b1_a1 ;
    end
end
发表于 2018-6-12 21:51:55 | 显示全部楼层
thanksforsharing
发表于 2018-7-9 19:40:34 | 显示全部楼层
学习了谢谢大佬
发表于 2018-7-17 21:48:08 | 显示全部楼层
楼主你好,我有一个疑惑,单bit的电平信号的跨时钟域同步,用两级DFF连续抓signal_a。可是代码综合出来的电路只有1个DFF。我刚学.....,希望大神指点指点
 楼主| 发表于 2018-8-31 16:22:34 | 显示全部楼层
回复 99# 何妨轻佻


   要用接龙形式串行去抓,你是用两个DFF抓了同一个信号吧?
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