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查看: 3353|回复: 5

[求助] 求问 altera cycloneV 系列最高可以跑到多高频率

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发表于 2016-4-22 21:10:40 | 显示全部楼层 |阅读模式
50资产


里面的PLL可以最高实现800M,是不是说明最高是800M。如果设计中存在高于1Ghz的时钟,是不是根本不可能实现时序约束?

发表于 2016-4-23 09:06:00 | 显示全部楼层
可以跑的频率和你的代码结构是有关的啊,对于cycloneV一般不超过245M
发表于 2016-4-23 09:07:37 | 显示全部楼层
FPGA的运行频率是和代码结构挂钩的,根据个人经验,cycloneV一般最高跑245M左右
发表于 2016-4-23 13:38:56 | 显示全部楼层
与代码高度相关。我跑过超过400M的代码。纯LUT+REG设计,组合逻辑长度都是单LUT。此外还有net delay要仔细考虑。
 楼主| 发表于 2016-4-23 20:18:16 | 显示全部楼层
回复 4# schottky163


   谢谢!!
 楼主| 发表于 2016-4-23 20:20:41 | 显示全部楼层
回复 3# zhangbinsniper


   谢谢!!
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