有谁做过基于扰动的后台校准的ADC???来讨论讨论！！！！

雨丝

利用LMS算法的。
想请教一下，这种结构每次LMS迭代的时候，是所有bit一起迭代还是一个bit一个bit的校准？如果一个bit一个bit的校准，没法把扰动加到当前校准的bit(因为其他bit还是不准的值)，如果所有bit一起迭代，根本不收敛啊！

更新1.搞定了，10bit的ADC，MATLAB仿真，能把mismatch导致只有的40dB提高的58dB。

更新2.发现了一个奇怪的现象，不同的mismatch，校准后每位的权值有时候能在1LSB以内，有时候单看每一位跟真实的差别挺大，但最终结果却很好，想不明白。难道是我的冗余位太多，这个解不唯一导致的？？？有人遇到过吗？？？？

雨丝

搞定了！！！！
10bit的ADC，MATLAB仿真，能把mismatch导致只有的40dB提高的58dB。

countersr

回复 2# 雨丝


   能发下代码吗？

billlin

LMS ADC 是目前ADC最夯的Topic.
雨丝真是太強了,
崇拜.

afujian

牛！！！！

雨丝

回复  雨丝

   能发下代码吗？
countersr 发表于 2016-4-21 18:44

                               
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问题可以探讨，发代码不合适吧。

雨丝

LMS ADC 是目前ADC最夯的Topic.
雨丝真是太強了,
崇拜.
billlin 发表于 2016-4-22 08:57

                               
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五年前就看这种算法，压在心里几年的一个难点，结果前两天突然开窍了一样。用matlab搭了一个，历经各种问题竟然跑通了。不过有错误太大也有较不回来的。

有些东西并不是想象的那么难，搞明白了发现就一层窗户纸。

不过目前只是停留在MATLAB模型上，真实电路要自己写verilog代码还麻烦。

ericking0

听你的描述，想不通扰动和信号混在一起的话，怎么确定LMS收敛公式的；
给篇paper瞅瞅呗？

另外感觉只要是LMS的东东，所有的系数都是混在一起校的；
只要确定了LMS收敛公式，顶多再加入一堆dither相关的系数进去，按理说就可以校出来；

另外如果收敛值与自己预设的MC值不一样，不用看肯定是收敛到其他的稳定值去了；
用收敛后的系数，换个输入幅度或频率，看看还是不是哪个性能哦；
理论上总能构建一种输入信号的pattern，打中算法的软肋，把算法给搞死掉；

雨丝

听你的描述，想不通扰动和信号混在一起的话，怎么确定LMS收敛公式的；
给篇paper瞅瞅呗？

另外感觉只要 ...
ericking0 发表于 2016-4-24 09:32

                               
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高手啊！！！

  论文参考  A 12-bit, 45-MSs, 3-mW Redundant Successive-Approximation-Register Analog-to-Digital Converter With Digital Calibration.pdf
A 12-bit, 45-MSs, 3-mW Redundant Successive-Approximation-Register Analog-to-Digital Converter With (1.55 MB, 下载次数: 60 )

2016-4-25 09:18 上传

点击文件名下载附件

利用线性系统 F（A+B）=F(A)+F(B)，F（A-B）=F(A)-F(B)，的原理，B是加的扰动。如果是线性的，F（A+B）-F（A-B）-2F(B)=0。

我确实还没试试别的输入的时候，之前收敛的系数还能不能达到好的效果。

雨丝

听你的描述，想不通扰动和信号混在一起的话，怎么确定LMS收敛公式的；
给篇paper瞅瞅呗？

另外感觉只要 ...
ericking0 发表于 2016-4-24 09:32

                               
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试了不同的幅度和频率的信号输入，只要幅度大于满摆幅的一半且不过载就能正常收敛。
另外看了最终的收敛系数和实际值的差异是增益导致的，乘以一个i合适系数以后，两个之间的误差能在+-0.5LSB以内。