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[求助] CPPLL锁不住

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发表于 2016-4-3 17:34:02 | 显示全部楼层 |阅读模式

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做了个电荷泵锁相环,输入参考频率是88M,输出45G,512分频至88M。
但实际跑电路分频输出一直是89M,锁不住。

输入fref还让fdiv对比如下:
cp2.bmp
整个7u的范围内一直循环出现领先,相同,落后的现象。怎么办?是不是进入PFD鉴相死区了呀?
发表于 2016-4-4 11:14:19 | 显示全部楼层
你这是整数分频么?

先说说仿真条件。是模型还是电路。多长时间,精度多少。

不太象是pfd的死区,因为相位有在变化。

多贴几张图出来看看。比如说vtune, 然后对vco输出做pds, 看看相位噪声。

这种频率的pll,精度很难满足。很可能是精度的问题。
发表于 2016-4-4 16:43:56 | 显示全部楼层
来个电路图吧
 楼主| 发表于 2016-4-4 16:55:08 | 显示全部楼层
回复 2# wandola


   我就跑的tran,精度给的10p,跑了7u。
   试过FPD了,同频率,相位差1n秒时仍正常工作。应该不是FPD的问题。
   就不知道是我CP的问题,还是环路仿真设置的问题了。

  至于分频,是整数分频。512分频,每级都是2分频。之前仿分频器的时候确实有输出频率计算精度的问题。在锁定范围内,有些频率点频率2分频后的PSD频谱图是只有一个峰值,但有些频率2分频的PSD频谱图会有带状分布的情况。觉得是仿真器计算精度的问题,就没大在意了。
 楼主| 发表于 2016-4-4 16:55:48 | 显示全部楼层
回复 3# hehuiheng


   CP 的么?
发表于 2016-4-4 17:17:03 | 显示全部楼层
回复 5# PERRY_C

嗯,pll的。话说频率好高。
发表于 2016-4-5 15:08:13 | 显示全部楼层
你把精度放成1fs试试看。

另外把vco vtune电压时域的波形放上来看看。
发表于 2016-4-5 15:13:06 | 显示全部楼层
回复 1# PERRY_C

45G的还采用CP结构?
 楼主| 发表于 2016-4-5 22:31:49 | 显示全部楼层
回复 8# semico_ljj


   不用CP,应该用什么结构更好呢?
发表于 2016-4-6 21:54:40 | 显示全部楼层
仿真只做了了1us?   你的环路带宽设计值是多少。  这个结果看起来似乎是还在阻尼震荡中,还没有跑到锁定吧
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