ddr3求助。

王洁

我生成mig后，自己写了UI接口时序，但是仿真的时候init_calib_complete一直是低而且ddr_reset_n比xilinx提供的例程中该信号晚了大约200000ns，请问有没有做过的啊。。还望不吝赐教。

myself2004

正常生成ipcore的时候，你不用添加你自己的ui接口，也能看到init_calib_complete拉高。觉得先看看你的外围硬件电路是否工作正常

joeljun

回复 1# 王洁

xilinx提供的验证平台中，仿真参数是需要改写成FAST的。另外，如果用vcs仿的话，你有没有编译xilinx的库文件。

只有在校准信号拉高之后，UI接口提供的读写控制命令才会有效。

王洁

回复 2# myself2004


   谢谢，因为我是把tg_copare_error这条线没置低，修改后就可以了。现在只是仿真还没有上板。现在是读数据的时候读的值不对，而且读的数据量是2个512bit，很费解啊。

王洁

回复 3# joeljun


   是的，就是这个问题。现在仿真，感觉读写数据都不太正确，正在查问题呢。

固执的寻觅

回复 5# 王洁


   你是用vivado的吗？ 是ultrascale系列的吗？

王洁

回复 6# 固执的寻觅

我用的vivado，问题解决了，太大意了，以为app_data_mask默认会置0呢。

固执的寻觅

回复 7# 王洁


   我想请教个问题。DDR的init calibration过程怎么仿真啊？
  我看xilinx生成的MIG core直接仿真 好像跳过了这些步骤？

王洁

回复 8# 固执的寻觅


   我是直接用的xilinx提供的仿真模型，默认选择的是fast模式，初始化阶段时间大约为125us，上硬件实现的时候，留给它初始化的时间应该够用了。现在也只是刚刚仿真通过，没有上硬件实现。

固执的寻觅

回复 9# 王洁


   125us就cal_done拉高了？
   那应该是不完整的，你有看到write-leveling,read-leveling这些过程吗？