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[原创] PLL生成时钟的相位问题

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发表于 2016-1-5 19:03:15 | 显示全部楼层 |阅读模式

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我用PLL生成两个时钟,CLK,CLK_180,相位相差180.我用CLK_180的下降沿和CLK的上升沿有区别吗?
发表于 2016-1-6 08:44:54 | 显示全部楼层
回复 1# yhmwjmm


   如果你整个设计中,都用clk_180来作为时钟的话,其实没有区别。   如果你有某一部分的逻辑,是用clk输出,用clk_180来采样的话,理论上说PLL控制这两者的输出频率是完全一致,并且在PLL的输出端严格相差180度,可是如果你在逻辑采样点认为clk上升沿和clk_180的下降沿完全一致的话,恐怕不完全准确,因为如果对于某一个逻辑块来说,这两个时钟走线到这里的skew恐怕是不一样的,在这一个逻辑块中,认为这两者是同一个时钟来约束的话,可能还是有风险。。。当然,没有研究过是否FPGA的工具会严格保证他们的skew。
 楼主| 发表于 2017-9-8 13:21:44 | 显示全部楼层
回复 2# acgoal


   谢谢
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