带隙的稳定性问题

Luxuchang · 发表于 2015-10-28 10:43:39

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我搭建仿真电路如图所示，我想看下带隙的反馈环路是否稳定，于是，用理想OP（gain=10000）和stb仿真了一下，用stb看Phase Margin和频谱波特图，相位只有10多dB，后来把stb去掉，把VDD变成从0到5v的跳变，直接看VREF的瞬态，发现一直是在振荡。
我想请教大N们，你们做带隙的时候，环路稳定性是怎么分析的？

xianwu_hs · 发表于 2015-10-28 12:14:18

帮顶一下吧，同学习

Luxuchang · 发表于 2015-10-28 21:15:13

我后来把理想OP换成自己的运放结构，在运放输出端接stb仿真，调好指标，Phase Margin：67°，Gain=100dB，Gain Margin：9dB，加启动电路的时候，还是会产生振荡，无法稳定。

请问哪位碰到过这样的问题？恳请指教！

lovekeduo · 发表于 2015-11-1 02:23:19

你这个结构有什么好处，提高电源抑制比么。感觉比较奇怪。你这个电路除了运放，比一般的基准结构，多引入了2个极点，很容易震荡。

Luxuchang · 发表于 2015-11-3 11:52:35

回复 4# lovekeduo

直接用一个P管能保证PSRR高吗？我没经验，求指导

lovekeduo · 发表于 2015-11-3 13:12:11

回复 5# Luxuchang

只用一个pmos，用长沟道也能达到80db的抑制比。
进一步提高的话，需要用另外一个基准来作为电源

Luxuchang · 发表于 2015-11-5 14:11:45

回复 6# lovekeduo

PSRR要-90dB，用cascode应该没啥坏处吧

bright_pan · 发表于 2015-11-5 14:33:04

VREF震荡时，你的那个P2/P3gate怎么样子的变化呢？你是否可以给P3gate一个固定偏置电压。

Luxuchang · 发表于 2015-11-6 16:45:04

回复 8# bright_pan

带隙是给别人提供偏置，怎么加固定偏置啊

lovekeduo · 发表于 2015-11-6 19:25:06

回复 7# Luxuchang

反正你这种结构在运放的基础上又多2个极点。尤其是R1 R2这个位置，电阻有500K，这个电阻太大了，产生的极点离原点很近，严重影响稳定性。

[求助] 带隙的稳定性问题

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