在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1965|回复: 0

[原创] 关于modelsim仿真中不能显示内部信号,只能显示顶层的端口信号的问题

[复制链接]
发表于 2015-10-23 17:23:35 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
之前都是使用已经编号的do文件,这次的do问价改动比较大,出现了只显示端口信号,却不显示内部信号的问题。
最后发现是被modelsim给优化了,解决方法有如下:1、手动修改。   
modelsim中,在library窗口-->选择相应的模块名-->simulate without optimization,不优化的仿真,可以了。


2、在do文件中直接修改

在sim.do中

set
XILINX_LIB
D:/modeltech_6.6d/xilinx_lib_ise13.4_modelsim6.6d/6.6d/nt

vlib work

vlog
F:/wsz/test/20151023/clk_top/half_clk.v
vlog
F:/wsz/test/20151023/clk_top/clk_top.v


vlog
D:/Xilinx/14.5/ISE_DS/ISE/verilog/src/glbl.v

vsim -novopt work.clk_top
#vsim
-L $XILINX_LIB/xilinxcorelib_ver \
#
-L $XILINX_LIB/secureip \
#
-L $XILINX_LIB/unisims_ver \
#
-lib work clk_top glbl

add wave -r sim:/clk_top/*


run 40us
即使用
vsim -novopt work.clk_top

替换
#vsim
-L $XILINX_LIB/xilinxcorelib_ver \
#
-L $XILINX_LIB/secureip \
#
-L $XILINX_LIB/unisims_ver \
#
-lib work clk_top glbl

,当前是没有引发其他问题,不知道会不会引发其他问题的出现,欢迎大侠的异议。。。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 07:05 , Processed in 0.013784 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表