版图和原理图pin脚名字不一样，lvs却能过！！

gongsidi@126.co · 发表于 2015-9-23 15:39:08

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发现一个有意思的问题：我在跑LVS的时候，发现自己画的版图里面的pin脚名字跟原理图里面的pin脚名字不一样
但是奇怪的是，LVS并没有报错！！！
我试了一下，把版图里面的pin脚删除掉，会错；
把版图里面的pin脚名字瞎取，lvs也能过；
把版图里面的两个pin脚名字对换，lvs能过~~
我画pin脚的方式是这样：对应金属层上加lable，写原理图里对应的端口名字，然后creat--pins from lables，不知这样有没有问题？
求大神指教！！

Rucas · 发表于 2015-9-23 17:38:53

哇塞，这个太神了吧！
那这个LVS还有可信度吗？

gongsidi@126.co · 发表于 2015-9-24 09:01:21

回复 2# Rucas

所以我想肯定是哪里出了问题，但是一直没有查出来。

lb75195328 · 发表于 2015-9-24 09:07:51

会不会LVS文件定义pin的出错？

Rucas · 发表于 2015-9-24 10:53:22

回复 3# gongsidi@126.co

Calibre的设置中好像有个ignore label的，你看看你是不是这里设置的问题。

mangoch · 发表于 2015-9-24 12:37:59

回复 1# gongsidi@126.co

LVS CHECK PORT NAMES YES，命令文件里面加上这句。如果是NO或者不加的话就是你描述的情况

gongsidi@126.co · 发表于 2015-9-24 16:19:36

回复 6# mangoch

加了之后果然好了，多谢

xiuqi180 · 发表于 2015-9-29 09:07:58

学习了。。。。。。。

Yestare · 发表于 2015-10-25 21:32:47

应该是LVS 的option 设置错误.

血色残阳C · 发表于 2017-5-10 19:06:51

可以看看LVS 的option 设置

[求助] 版图和原理图pin脚名字不一样，lvs却能过！！

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