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楼主: chanjoe525

[求助] 关于Xilinx PCIe IP核仿真

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发表于 2015-7-23 08:24:42 | 显示全部楼层
你可以看看生成pcie核之后的example,那里边就有一个RP和一个EP,你可以着重看看它是怎么发数据的
 楼主| 发表于 2015-7-23 09:36:04 | 显示全部楼层
回复 11# xduryan


    非常感谢您的不吝赐教!
发表于 2015-7-23 17:08:29 | 显示全部楼层
学习了。
发表于 2015-7-23 20:29:07 | 显示全部楼层
貌似可以啊
 楼主| 发表于 2015-7-24 14:38:50 | 显示全部楼层
回复 14# Apollo912


    什么可以?
发表于 2015-7-25 21:39:16 | 显示全部楼层
直接看vivado自带的example仿真实例,如果你用的是questasim仿真,可以考虑在vivado工具上设置questasim仿真,然后会在behav文件夹下生成该仿真对应的do文件,看看do文件中调用了哪些文件,是如何执行的,就可以按照这种思路搭建pcie的仿真平台了,这个pcie的仿真我也搞了2天才搞定,确实挺麻烦的。另外,仿真的时候开始是不link up的,需要过大约100us左右吧,才能link上,需要耐心等待
 楼主| 发表于 2015-7-27 10:49:13 | 显示全部楼层
回复 16# supermanqc


    谢谢解答,不过你说的vivado 的example在哪啊?平时比较少用vivado
 楼主| 发表于 2015-7-27 19:37:53 | 显示全部楼层
回复 16# supermanqc


    有一个问题就是怎么样才会让IP核的link_up有效呢,sys_rst_n复位之后一直没有看到它link up?协议上说是要上游链路准备好之后才会link up。
 楼主| 发表于 2015-7-27 19:41:10 | 显示全部楼层
回复 11# xduryan


        你好,我现在有一个问题就是怎么样才会让IP核的link_up有效呢,我自己写的仿真sys_rst_n复位之后一直没有看到它link up?协议上说是要上游链路准备好之后才会link up,那仿真的时候是怎么模拟链路准备好的呢,IP核又怎么知道这然后link up的呢?
发表于 2015-7-28 08:22:24 | 显示全部楼层
回复 19# chanjoe525

如果你用的是ISE,那么你在生成pcie的ip核之后(不管是在ISE里生成的还是单独用core generator生成的),都会有一个关于pcie核的文件夹,这个文件夹里有个子文件夹叫example,你把这个子文件夹里的源文件都加载到工程里,就会看到一个仿真文件的层次结构图,顶层文件貌似叫board,时间久了忘记了,board下会有两个pcie设备,一个是endpoint(EP),一个是root complex(RC)。至于EP和RC在上电时是怎么通过链路训练建立连接的,仿真文件都已经做好了,如果你想学习链路训练的过程,请参考相关资料。

    不要把pcie想的太简单,脑袋一拍上来就搞,先看看人家的example怎么弄的,大致清楚了再说。不要求你看example里的每一个代码,但是你现在连链路训练需要两个设备互联都没搞明白,还怎么玩耍。
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