Vivado的debug core怎么用？

niuniu1022 · 发表于 2017-3-18 15:46:37

回复 40# qladxk2008
这个问题您是怎么解决的啊？我也遇到了类似的问题，看到各位说是时钟的问题，但是我不知道时钟怎么修改啊？能具体讲解一下吗？这幅是我自己的框架图。求指点！微信截图_20170318154626.png

linghuqiubai · 发表于 2017-3-21 17:54:08

回复 41# niuniu1022

你试试直接用外部输入的时钟（可经过时钟buf）作为ila的clk，不要用其它模块产生的时钟。

loeweweol · 发表于 2017-3-21 20:00:18

支持楼主

清霜一梦 · 发表于 2018-1-3 13:51:31

我的工程也是这种情况，上周还好好的，这周来就不行了。
vivado 2016.2

VisionQJ · 发表于 2018-3-1 19:12:42

；我也遇到这个问题一直解不了，请求支援 qq 544749116

小空子 · 发表于 2018-11-8 19:53:19

see see

daneast · 发表于 2021-5-19 15:21:01

qladxk2008 发表于 2017-1-11 10:41
这个问题是时钟引起的。
当bit file program完成之后，fpga/vivado会自动检测ila的clock是否存在，如果不存 ...

这个回答靠谱

Emmet_73 · 发表于 2023-12-5 21:45:10

CLK时钟：free running clock

[求助] Vivado的debug core怎么用？