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查看: 9231|回复: 15

[求助] 如何使用 cadence自带的 adc_dnl_8bit 测量 DNL

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发表于 2015-5-19 10:41:23 | 显示全部楼层 |阅读模式

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各位,请教个问题,在cadence发现了 adc_dnl_8bit这个元件,是verilogA的理想模型,现在的问题是,对于该block的out端口接ADC的输入还是其他有些问题;以及如何跑仿真,是.tran设置时间还是有其他的方法,大谢~
 楼主| 发表于 2015-5-20 13:37:27 | 显示全部楼层
自问自答吧,昨天终于弄明白了,似乎.tran就能得到结果,但因为给的verilogA代码里面的上升时间设置的太大了,为30us,所以周期要设置大一点,这点也可以自己手动改,然后得到的DNL值会在input.dat里面,和input.scs在一个文件夹里的
发表于 2015-10-27 11:52:28 | 显示全部楼层
vout是接到adc的输入吗?
发表于 2018-5-22 22:25:30 | 显示全部楼层
回复 2# microrh

请问楼主,我在仿真的时候出现错误,L: The following branches form a loop of rigid branches (shorts) when added to the circuit:        V2:p (from net4 to 0)
    微信图片_20180522222714.png
发表于 2018-5-22 22:27:37 | 显示全部楼层
回复 3# liangmumu

vout就是DNL的输出值吧,怎么会接输入呢?
发表于 2019-7-16 17:54:21 | 显示全部楼层


kramo 发表于 2018-5-22 22:25
回复 2# microrh

请问楼主,我在仿真的时候出现错误,L: The following branches form a loop of rigid b ...


vclk是输出
发表于 2021-2-3 22:10:57 | 显示全部楼层
mark一下
发表于 2021-4-8 11:19:59 | 显示全部楼层
您好,请问楼主仿真的时候connect rule是怎么设置的啊,我把connectlib复制到tsmc的文件夹里之后,在其cds文件中写了DEFINE connectLib ./connectLib,然后library manager里出现了connectLib,但是跑仿真的时候还是报错了,说unable to find a unit named 'connectLib .ConnRules_18V_full_fast:connect' in the libraries,请问我是设置错了吗?因为这个毕设停滞几天了
发表于 2021-4-14 15:58:51 | 显示全部楼层
请问是和FFT一样设置的仿真参数吗
发表于 2021-4-27 19:21:59 | 显示全部楼层
dac怎么测DNL?
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