请教一个ISE约束的问题

linghuqiubai

我的工程里时钟是这样的：clk_p和clk_n作为差分输入时钟，经过一个IBUFGDS后产生clk_in，然后由clk_in作为PLL的输入时钟，生成clk1、clk2和clk3三个时钟，然后由这三个时钟控制内部逻辑。
原本的约束是这样写的：
NET "clk_p" TNM_NET = clk_p;
TIMESPEC TS_clk_p = PERIOD "clk_p" 2.5 ns HIGH 50%;

也就是只约束了clk_p，默认其它时钟可以自行产生。但是综合和布局布线后的时序报告里貌似压根找不到内部逻辑相关的路径，所以不知道这里到底该怎么约束？

后来我又给clk1、clk2和clk3分别添加了约束，结果跑上半个小时也跑不完工程，之前只要十分钟……怀疑是不是方法不对，不该这么写。

能不能详细讲一下PLL相关的时钟该怎么约束呢？以及对于差分输入时钟，又应该怎么约束呢？

急用，求高手赐教，非常感谢啊！！！

xduryan

个人认为这样约束没问题，pll会自动为三个新生成的时钟生成约束。在static timing里会有如下信息，如：
INFO:XdmHelpers:851 - TNM " clk20_grp ", used in period specification "TS_clk20", was traced
into DCM instance "my_dcm". The following new TNM groups and period specifications were
generated at the DCM output(s):
   如果有这个信息，就说明为新时钟生成了约束，如果没有，那就悲剧了。

linghuqiubai

回复 2# xduryan

谢谢回答！那像clk_p和clk_n这样的差分输入时钟，我约束的时候是只约束其中一个呢？还是两个都约束，并写成相位相差180°的相关时钟呢？

xduryan

回复 3# linghuqiubai


   个人认为只约束一个就可以了，看一下Xilinx的ug612

linghuqiubai

回复 4# xduryan

谢谢！