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[求助] 好多公司的产品中ΣΔADC都是用2阶环路1位量化实现的?

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发表于 2014-11-19 09:41:36 | 显示全部楼层 |阅读模式

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最近看了一些公司的关于AD或MCU的产品手册,发现他们的sigma delta ADC好像都是用最简单的2阶1位的结构实现的,不管是16bit精度还是24bit精度。

比如Freescale的KM系列的MCU中,有24bit的ΣΔADC,参考手册中明确的写了用的second-order SDM。可是在datasheet中,在最高的OSR=2048的情况下,SNR的最大值也只有92dB。手册中说,此ADC有效位为24bit(after averaging),这个averaging是什么意思,居然能将精度提高这么多?

意法半导体的MCU中STM32F3系列中,有16位的SDADC,没有明确的说是2阶的,但是后面的数字滤波器写明了是SINC3,所以应该还是2阶的吧?按照手册中的数据,OSR=120。可是我看了一下,考虑一下摆幅限制的话,光是量化噪声就已经将精度限制在了16bit左右,可是datasheet中能测到的SNR最大值达到了92dB,觉得有点儿不可思议啊,它的电容值还比较小,采样电容在0.7pF左右。。。这是怎么实现的?

请大神们指导指导!

另外,请问产品手册中的标称值是怎么确定的?比如,要达到什么样的性能可以标称16bit呢?
发表于 2014-11-19 10:12:44 | 显示全部楼层
意法是多bit 的吧
 楼主| 发表于 2014-11-19 10:40:43 | 显示全部楼层
发表于 2014-11-19 11:28:48 | 显示全部楼层
好吧,16b sqnr 是98db.  还是可能达到92db
发表于 2014-11-19 11:38:59 | 显示全部楼层
结构框图是示意图,不是实际的。
发表于 2014-11-19 13:40:04 | 显示全部楼层
只要是集成的,我觉得能到90dB snr就几乎是极限了。
发表于 2014-11-19 17:54:45 | 显示全部楼层
带宽低精度不就上去了
发表于 2014-11-19 18:00:58 | 显示全部楼层
snr视应用带宽决定
发表于 2014-11-19 19:33:47 | 显示全部楼层
average是用在多bit DAC里的吧
发表于 2014-11-19 19:36:42 | 显示全部楼层
回复 1# happyvega

Freescale这个应该是平均化的吧,相当于降低了采样频率。
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