什么样的时钟应该被认为是两个不同的时钟域？

fanny_haiyun · 发表于 2014-8-27 19:43:50

回复 10# hitshiyun

不好意思，没有特别明白您的意思。您第一句说的异步时钟，是指我问题中的clk_in和clk1是异步时钟吗？可是按照您说的clk1是由clk_in分频得到，那么又应该算作是同步的吗？学艺不精，还望再给我解释一下哈。

lyzzh · 发表于 2014-8-28 12:49:28

回复 1# fanny_haiyun

我的理解是这样子的，这个三个时钟其实相位偏差是固定的，所以是同一个时钟域。那不同时钟域是两个时钟的相位在不同时间点是不一样的，这个叫做异步。

fanny_haiyun · 发表于 2014-8-28 17:47:22

回复 12# lyzzh

感觉您的回答和前面的不太一样，我有点儿晕了。是不是说这三个时钟之间如果有数据交换，我可以不按照跨时钟域的方式去交换数据。

hitshiyun · 发表于 2014-8-28 21:22:35

回复 11# fanny_haiyun

从同一个时钟源（PLL）分频的到连个时钟，即使频率不同都可以认为是同步时钟，因为其相位关系固定，具备时序分析的基础，但基于这一点进行同步设计，需要特别关注接口实现和时序分析。如果是异步时钟，则必须考虑跨时钟域的异步交接，当然前面说的情况也可以按照异步交接设计。

lyzzh · 发表于 2014-8-28 21:39:40

回复 13# fanny_haiyun

是的

jun_dahai · 发表于 2014-9-1 10:07:21

都是同步时钟，这种设计在低功耗设计中也常见，同源不同频，但具有固定的相位关系
设置约束时，需要知道各个路径的准确地传播延迟

caojun121123 · 发表于 2014-9-1 15:55:12

所谓的异步时钟是两个不同源的时钟，这种情况下由于频率和相位不可预测，自然没法进行约束，所以需要进行跨时钟域的处理，你的两种情况不算异步时钟，依然是同源的，可以进行时序的约束，保证采到信号的稳定性，不用做跨时钟域。

浩然若枫 · 发表于 2014-9-1 16:10:00

可参考这个：
同步逻辑：电路中的时钟间有着固定的因果关系
异步逻辑：时钟间没有固定的因果关系

fanny_haiyun · 发表于 2014-9-1 17:13:35

回复 14# hitshiyun

我明白了，十分感谢！

EricOlivier · 发表于 2014-9-1 21:50:41

挺同意LS诸位的说法的，记得在Ateral的某一篇官方教程里看到过说有过存在固定相位差的同源时钟也是同步的

[求助] 什么样的时钟应该被认为是两个不同的时钟域？

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